Nmos晶体管及其形成方法
【专利摘要】一种NMOS晶体管及其形成方法，其中，NMOS晶体管包括：半导体衬底，所述半导体衬底上具有栅极结构；位于栅极结构的两侧侧壁的偏移侧墙；位于半导体衬底内的N型浅掺杂源/漏区；位于半导体衬底内的反型掺杂区，反型掺杂区掺杂类型为P型，反型掺杂区的深度小于N型浅掺杂源/漏区的深度，且被N型浅掺杂源/漏区包围；位于半导体衬底内的N型深掺杂源/漏区，N型深掺杂源/漏区的深度大于N型浅掺杂源/漏区的深度。反型掺杂区的存在改善了NMOS晶体管的热载流子注入效应。
【专利说明】NMOS晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制造领域，特别涉及一种NMOS晶体管及其形成方法。
【背景技术】
[0002]随着半导体器件沟道长度的缩小，为了获得所需的驱动电流并抑制短沟道效应，通常采用更高浓度掺杂的半导体衬底和源/漏极，从而在源/漏极的耗尽区域产生高电场。当高压输入/输出器件在饱和电流状态下运行时，反型层电荷在沟道表面横向电场的作用下被加速并与晶格发生碰撞电离，会产生大量热载流子(电子空穴对)。热电子和热空穴能够越过界面势鱼向栅介质层发射，形成热载流子注入效应(Hot-Carrier Inject1n, HCI)。进入栅介质层的热载流子具有以下影响:或者穿透氧化层、或者造成随时间而增加的界面态、或者造成载流子陷阱；同时，热电子或热空穴还可以受结电场的作用而进入衬底，形成衬底漏电流，热载流子引起的上述结果会严重影响器件工作特性及可靠性。
[0003]当前，业界为改善NMOS晶体管的HCI问题，通常采用LDD(Lightly Doped Drain,浅掺杂漏注入)离子注入进行优化，利用减小LDD离子注入的剂量和增大LDD注入能量，获得较深的LDD结，减小横向电场强度，从而减弱热载流子注入问题。
[0004]请参考图1?图3为现有采用LDD技术形成NMOS晶体管的剖面结构示意图。
[0005]首先，请参考图1，提供半导体衬底100，所述半导体衬底100上形成有栅极结构101，所述栅极结构101的两侧侧壁形成有偏移侧墙102。
[0006]所述栅极结构101包括位于半导体衬底100上的栅介质层(图中未示出)和位于栅介质层上的栅电极。
[0007]所述半导体衬底100内还形成有浅沟槽隔离结构103，用于隔离相邻的有源区。
[0008]接着，请参考图2，以所述栅极结构101和偏移侧墙102为掩膜，对栅极结构101和偏移侧墙10两侧的半导体衬底100进行浅掺杂离子(LDD)注入，在半导体衬底100内形成浅掺杂源/漏区104。浅掺杂离子注入的杂质离子为N型。
[0009]然后，请参考图3，在所述偏移侧墙102的表面形成主侧墙105 ;以所述栅极结构101和主侧墙105为掩膜，对半导体衬底100进行离子注入，在半导体衬底100中形成深掺杂源/漏区106，所述深掺杂源/漏区106的深度大于浅掺杂源/漏区104的深度。深掺杂源/漏区106和浅掺杂源/漏区104构成NMOS晶体管的源/漏区。
[0010]但是上述NMOS晶体管中形成浅掺杂区对改善热载流子注入效应仍比较有限。
[0011]在专利号为6121091的美国专利还可以发现更多与上述技术方案相关的信息。
【发明内容】
[0012]本发明解决的问题是改善NMOS晶体管的热载流子注入效应。
[0013]为解决上述问题，本发明技术方案提供了一种NMOS晶体管的形成方法，包括:提供半导体衬底，在所述半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅极；在所述栅极结构的两侧侧壁形成偏移侧墙；以所述栅极结构和偏移侧墙为掩膜，对所述栅极结构和偏移侧墙两侧的半导体衬底进行第一离子注入，在半导体衬底内形成N型浅掺杂源/漏区；以所述栅极结构和偏移侧墙为掩膜，对所述栅极结构和偏移侧墙两侧的半导体衬底进行第二离子注入，在半导体衬底内形成反型掺杂区，反型掺杂区的掺杂类型为P型，反型掺杂区的深度小于N型浅掺杂源/漏区的深度，且被N型浅掺杂源/漏区包围；在所述偏移侧墙表面形成主侧墙；以所述栅极结构和主侧墙为掩膜，对所述栅极结构和主侧墙两侧的半导体衬底进行第三离子注入，在半导体衬底内形成N型深掺杂源/漏区，N型深掺杂源/漏区的深度大于N型浅掺杂源/漏区的深度。
[0014]可选的，所述第二离子注入的杂质离子为氟化硼离子或者铟离子。
[0015]可选的，第二离子注入的杂质离子为铟离子时，离子注入的能量范围30?lOOKev，剂量范围为1E13?9E13atom/cm2 ;第二离子注入的杂质离子为氟化硼离子时，离子注入的能量范围50?150Kev，剂量范围为1E13?9E13atom/cm2。
[0016]可选的，所述反型掺杂区的深度范围为0.02?0.1微米，反型掺杂区中的掺杂离子的浓度小于N型浅掺杂源/漏区中掺杂离子的浓度。
[0017]可选的，所述第一离子注入的能量范围为60?75Kev，剂量范围为3E13?1E14atom/cm2，注入角度范围为O?45度。
[0018]可选的，第一离子注入的杂质离子为磷离子、砷离子或锑离子的一种或几种。
[0019]所述主侧墙为ONO结构，所述主侧墙的形成过程为:采用化学气相沉积工艺形成覆盖所述半导体衬底、偏移侧墙和栅极的第一氧化硅薄膜，在第一氧化硅薄膜上形成氮化硅薄膜，在氮化硅薄膜上形成第二氧化硅薄膜；依次干法刻蚀所述第二氧化硅薄膜、氮化硅薄膜和第一氧化娃薄膜，形成氧化娃层、氮化娃层和氧化娃层三层堆叠的主侧墙。
[0020]可选的，所述化学气相沉积工艺的温度范围为600?800摄氏度，时间范围为20?60分钟。
[0021]可选的，还包括:进行第三离子注入后，进行快速热退火。
[0022]可选的，所述快速热退火的温度范围为900?1100摄氏度，时间范围为5?20秒。
[0023]本发明技术方案还提供了一种NMOS晶体管，包括:半导体衬底，所述半导体衬底上具有栅极结构，所述栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅极；位于栅极结构的两侧侧壁形成偏移侧墙；位于栅极结构和偏移侧墙两侧的半导体衬底内的N型浅掺杂源/漏区；位于栅极结构和偏移侧墙两侧的半导体衬底内的反型掺杂区，反型掺杂区掺杂类型为P型，反型掺杂区的深度小于N型浅掺杂源/漏区的深度，且被N型浅掺杂源/漏区包围；位于所述偏移侧墙表面形成主侧墙；位于所述栅极结构和主侧墙两侧的半导体衬底内的N型深掺杂源/漏区，N型深掺杂源/漏区的深度大于N型浅掺杂源/漏区的深度。
[0024]可选的，所述反型掺杂区中的掺杂离子为氟化硼离子或者铟离子。
[0025]可选的，反型掺杂区中的掺杂离子的浓度小于N型浅掺杂源/漏区中掺杂离子的浓度，所述反型掺杂区中的掺杂离子的离子浓度范围为1E13?9E13atom/cm2。
[0026]可选的，所述反型掺杂区的深度为0.02?0.1微米。
[0027]可选的，所述N型浅掺杂源/漏区的掺杂离子为磷离子、砷离子或锑离子的一种或几种。
[0028]可选的，所述N型浅掺杂源/漏区的深度为0.05?0.3微米。
[0029]与现有技术相比，本发明技术方案具有以下优点:
[0030]NMOS晶体管的N型浅掺杂源/漏区上形成有反型掺杂区，反型掺杂区的掺杂类型与N型浅掺杂源/漏区的掺杂类型相反，反型掺杂区中的P型杂质离子会中和部分N型浅掺杂源/漏区中N型杂质离子，使得反型掺杂区和N型浅掺杂源/漏区重叠区域的导通电阻增大，当在NMOS晶体管的漏区施加工作电压时，由于导通电阻的增大，使得NMOS晶体管的从沟道区边界向漏区区域的横向电场的分布梯度增大，因而NMOS晶体管的沟道区与漏区交界处的横向电场会减小，而该区域横向电场的减小，必然使得靠近栅介质层底部的热载流子的动能减小，进而使得热载流子不容易越过界面势垒向栅介质层发射，有效的减少热载流子注入效应的产生。
[0031]进一步，所述反型掺杂区的深度范围为0.02?0.1微米，使得形成的反型掺杂区靠近半导体衬底表面，反型掺杂区改变N型浅掺杂源漏区表面的导通电阻，而不会影响其他区域的导通电阻，保持NMOS导通时的饱和工作电流，反型掺杂区的杂质离子的浓度要小于N型浅掺杂源区和漏区的杂质离子浓度，反型掺杂区的杂质离子的浓度为1E13?9E13atom/cm2，使得反型掺杂区虽然会增加漏区表面的导通电阻，但是漏区的表面导电粒子的类型还是N型，并且反型掺杂区存在对NMOS晶体管的饱和电流Idsat的影响可以忽略不计，对整个漏区与外部工作电压的接触电阻的影响也较小。
【专利附图】
【附图说明】
[0032]图1?图3为现有技术NMOS晶体管形成过程的剖面结构示意图；
[0033]图4?图8为本发明实施例NMOS晶体管形成过程的剖面结构示意图；
[0034]图9为本发明实施例形成的NMOS晶体管的横向电场的分布图。
【具体实施方式】
[0035]现有通过NMOS晶体管中形成的浅掺杂区虽然可以影响栅极结构底部到NMOS晶体管的漏区的横向电场分布，但是其对横向电场的影响极为有限，当在NMOS晶体管的漏区施加工作电压时，NMOS晶体管的漏区与晶体管沟道区交接处的C点(参考图3)的横向电场还是比较大，而C点横向电场较大时，将使得靠近栅介质层底部表面的热载流子容易被加速而获得较大的动能，进而容易越过界面势垒向栅介质层发射。
[0036]为解决上述问题，本发明的发明人提出一种NMOS晶体管及其形成方法，NMOS晶体管的栅极结构和偏移侧墙两侧的半导体衬底内的具有N型浅掺杂源/漏区，N型浅掺杂源/漏区上具有反型掺杂区，反型掺杂区的掺杂类型为P型，即反型掺杂区的掺杂类型与N型浅掺杂源/漏区的掺杂类型相反，反型掺杂区中的P型杂质离子会中和部分N型浅掺杂源/漏区中N型杂质离子，使得反型掺杂区和N型浅掺杂源/漏区重叠区域的导通电阻会增大，当在NMOS晶体管的漏区施加工作电压时，由于导通电阻的增大，使得NMOS晶体管的从沟道区边界向漏区区域的横向电场的分布梯度会增大，因而NMOS晶体管的沟道区与漏区交界处的横向电场会减小，而该区域横向电场的减小，必然使得靠近栅介质层底部的热载流子的动能减小，进而使得热载流子不容易越过界面势垒向栅介质层发射，有效的减少热载流子注入效应的产生。
[0037]为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的【具体实施方式】做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0038]图4?图8为本发明实施例NMOS晶体管的形成过程的剖面结构示意图。
[0039]参考图4，提供半导体衬底300，在所述半导体衬底300上形成栅极结构303，所述栅极结构303包括位于半导体衬底300上的栅介质层301和位于栅介质层301上的栅极302 ;在所述栅极结构303的两侧侧壁形成偏移侧墙305。
[0040]所述半导体衬底300的材料可以为单晶硅(Si )、单晶锗(Ge )、或硅锗(GeSi )、碳化娃(SiC);也可以是绝缘体上娃(SOI),绝缘体上锗(GOI);或者还可以为其它的材料,例如砷化镓等II1- V族化合物。所述半导体衬底300还具有P阱(图中未示出)。
[0041]所述栅极302的材料为多晶硅或金属，栅介质层301的材料为氧化硅或者高K介电材料。本实施例中，所述栅极302材料为多晶硅，栅介质层301的材料为氧化硅。在本发明的其他实施例中，当所述栅极的材料为金属，栅介质层的材料为高K介电材料时，栅极结构采用后栅(gate last)工艺形成。
[0042]所述偏移侧墙(offset spacer)305的材料为氧化娃,偏移侧墙305通过热氧化工艺和刻蚀工艺形成，偏移侧墙305 (offset spacer)用于保护栅极结构不会受到后续的第一离子注入和第二离子注入的影响。
[0043]所述半导体衬底300内还形成有浅沟槽隔离结构(STI)304，用以隔离相邻的有源区。浅沟槽隔离结构304的材料为氧化硅或氮化硅。
[0044]接着，参考图5，以所述栅极结构303和偏移侧墙305为掩膜，对所述栅极结构303和偏移侧墙305两侧的半导体衬底300进行第一离子注入，在半导体衬底300内形成N型浅掺杂源区306a和N型浅掺杂漏区306b。
[0045]所述第一离子注入的能量范围为60?75Kev，剂量范围为3E13?lE14atom/cm2，注入角度范围为O?45度，所述第一离子注入为低剂量、高能量、有角度的离子注入，使得形成的N型浅掺杂源区306a和N型浅掺杂漏区306b具有较深的结深，以降低NMOS晶体管的沟道区与NMOS晶体管的漏区接触区域的横向电场，从而减小热载流子的注入效应。
[0046]第一离子注入的杂质离子为磷离子、砷离子或锑离子的一种或几种。
[0047]需要说明的是，第一离子注入后形成的N型浅掺杂源区306a和N型浅掺杂漏区306b为未激活的N型浅掺杂源/漏区。
[0048]接着，请参考图6，以所述栅极结构303和偏移侧墙305为掩膜，对所述栅极结构303和偏移侧墙305两侧的半导体衬底300进行第二离子注入，在栅极结构303和偏移侧墙305两侧的半导体衬底300内形成反型掺杂区307，反型掺杂区307的掺杂类型为P型，反型掺杂区307的深度小于N型浅掺杂源区306a和漏区306b的深度，且被N型浅掺杂源区306a和漏区306b包围。
[0049]反型掺杂区307的掺杂类型(P型)与N型浅掺杂源区306a和漏区306b的掺杂类型(N型)相反，P型杂质离子能中和部分的N型杂质离子，使得反型掺杂区307和N型浅掺杂漏区306b的交叠区域的导通电阻增大，在N型浅掺杂漏区306b上施加工作电压时，使得NMOS晶体管的从沟道区边界向漏区区域的横向电场的分布梯度会增大，因而NMOS晶体管的沟道区与漏区交界处D点的横向电场会减小，而D点区域的横向电场减小，必然使得靠近栅介质层301底部表面的沟道区中的热载流子的动能减小，进而使得热载流子不容易越过界面势垒向栅介质层301发射，从而有效的减少热载流子注入效应的产生。
[0050]所述第二离子注入的杂质离子为氟化硼离子或者铟离子，第二离子注入的杂质离子为铟离子时，离子注入的能量范围30~lOOKev，剂量范围为1E13~9E13atom/cm2 ?’第二离子注入的杂质离子为氟化硼离子时，离子注入的能量范围50~150Kev，剂量范围为1E13~9E13 atom/cm2，所述反型掺杂区307的深度范围为0.02~0.1微米，使得形成的反型掺杂区307靠近半导体衬底300表面，反型掺杂区307改变N型浅掺杂源漏区306b表面的导通电阻，而不会影响其他区域的导通电阻，保持NMOS导通时的饱和工作电流，反型掺杂区307的杂质离子的浓度要小于N型浅掺杂源区306a和漏区306b的杂质离子浓度，反型掺杂区307的杂质离子的浓度为1E13~9E13atom/cm2，使得反型掺杂区307虽然会增加漏区表面的导通电阻，但是漏区的表面导电粒子的类型还是N型，并且反型掺杂区307存在对NMOS晶体管的饱和电流Idsat的影响可以忽略不计，对整个漏区与外部工作电压的接触电阻的影响也较小。
[0051]需要说明的是，第二离子注入后形成的反型掺杂区307为未激活的反型掺杂区。
[0052]接着，请参考图7，在所述偏移侧墙305表面形成主侧墙308。
[0053]所述主侧墙308后续进行第三离子注入时，保护栅极结构303不会受到损伤，所述主侧墙308为ONO (氧化硅层-氮化硅层-氧化硅层)的堆叠结构(图中未示出)，本实施例所述主侧墙308形成的具体的形成过程为:在同一沉积腔中，采用化学气相沉积工艺形成形成覆盖所述半导体衬底300、偏移侧墙305和栅极302的第一氧化硅薄膜(图中未示出)，在第一氧化硅薄膜上形成氮化硅薄膜，在氮化硅薄膜上形成第二氧化硅薄膜；依次干法刻蚀所述第二氧化硅薄膜、氮化硅薄膜和第一氧化硅薄膜，形成氧化硅层、氮化硅层和氧化硅层三层堆叠的主侧墙308。在一个沉积腔中化学气相沉积形成第一氧化硅薄膜、氮化硅薄膜和第二氧化硅薄膜时，化学气相沉积工艺的温度范围为600~800摄氏度，时间范围为20~60分钟，使得化学气相沉积工艺形成主侧墙308的过程等效于一个低温退火的过程，有利于激活第一离子注入和第二离子注入注入的掺杂离子，并且可以产生大量的空隙，有助于增强第一注入掺杂离子和第二注入掺杂离子的瞬态增强扩散效应，有利于减少热载流子注入效应的产生。
[0054]接着，请参考图8，以所述栅极结构303和主侧墙308为掩膜，对所述栅极结构303和主侧墙308两侧的半导体衬底300进行第三离子注入，形成N型深掺杂源区309a和N型深掺杂漏区309b，N型深掺杂源区309a和漏区309b的深度大于N型浅掺杂源区306a和漏区306b的深度。
[0055]第三离子注入的杂质离子为磷离子、砷离子或锑离子的一种或几种。第三离子注入的能量范围为10~150Kev，剂量范围为5E15~lE16atom/cm2，N型深掺杂源区309a和N型浅掺杂源区306a构成NMOS晶体管的源区，N型深掺杂漏区309b和N型浅掺杂漏区306b构成NMOS晶体管的漏区。
[0056]在进行第三离子注入之后，进行快速热退火工艺，激活掺杂的杂质离子，所述快速热退火的温度范围为900~1100摄氏度，时间范围为5~20秒。
[0057]上述方法形成的NMOS晶体管，请参考图8，包括:
[0058]半导体衬底300，所述半导体衬底300上具有栅极结构303，所述栅极结构303包括位于半导体衬底300上的栅介质层301和位于栅介质层301上的栅极；位于栅极结构303的两侧侧壁的偏移侧墙305 ;位于栅极结构303和偏移侧墙305两侧的半导体衬底300内的N型浅掺杂源区306a和漏区306b ;位于栅极结构303和偏移侧墙305两侧的半导体衬底300内的反型掺杂区307，反型掺杂区307掺杂类型为P型，反型掺杂区307的深度小于N型浅掺杂源区306a和漏区306b的深度，且被N型浅掺杂源区306a和漏区306b包围；位于所述偏移侧墙305表面形成主侧墙308 ;位于所述栅极结构303和主侧墙308两侧的半导体衬底300内的N型深掺杂源区309a和漏区309b，N型深掺杂源区309a和漏区309b的深度大于N型浅掺杂源区306a和漏区306b的深度。
[0059]参考图9，图9为采用synopsis TCAD模拟的现有技术的NMOS晶体管和本发明实施例的NMOS晶体管的横向电场的对比示意图，进行模拟测试时，在NMOS的源极和衬底接地、漏极施加1.1倍的工作电压Vdd，栅极施加从O逐渐增大到工作电压Vdd的扫描电压，当检测到衬底电流Isub达到最大值时，得到NMOS晶体管的沟道表面的横向电场分布图，图9中横坐标表示距离栅极结构中轴线的垂直距离，刻度O为栅极结构的中轴线位置，栅极的边缘到栅极中轴线的距离为0.3微米，纵坐标表示横向电场的大小，曲线11为本发明实施例的NMOS晶体管的横向电场分布，曲线12为现有技术的NMOS晶体管的横向电场分布，从图9中可以看出，曲线11的最高点A点的值要远小于曲线12的最高点B点的值，即本实施例中NMOS的沟道区与漏区交界区域的横向电场要远小于现有技术的NMOS的沟道区与漏区交界区域的横向电场，横向电场的减小必然使得靠近栅介质层底部的热载流子的获得的动能减小，进而使得热载流子不容易越过界面势垒向栅介质层发射，有效的减少热载流子注入效应的产生。
[0060]本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
【权利要求】
1.一种NMOS晶体管的形成方法，其特征在于，包括: 提供半导体衬底，在所述半导体衬底上形成栅极结构，所述栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅极； 在所述栅极结构的两侧侧壁形成偏移侧墙； 以所述栅极结构和偏移侧墙为掩膜，对所述栅极结构和偏移侧墙两侧的半导体衬底进行第一离子注入，在半导体衬底内形成N型浅掺杂源/漏区； 以所述栅极结构和偏移侧墙为掩膜，对所述栅极结构和偏移侧墙两侧的半导体衬底进行第二离子注入，在半导体衬底内形成反型掺杂区，反型掺杂区的掺杂类型为P型，反型掺杂区的深度小于N型浅掺杂源/漏区的深度，且被N型浅掺杂源/漏区包围； 在所述偏移侧墙表面形成主侧墙； 以所述栅极结构和主侧墙为掩膜，对所述栅极结构和主侧墙两侧的半导体衬底进行第三离子注入，在半导体衬底内形成N型深掺杂源/漏区，N型深掺杂源/漏区的深度大于N型浅掺杂源/漏区的深度。
2.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述第二离子注入的杂质离子为氟化硼离子或者铟离子。
3.如权利要求2所述的NMOS晶体管的形成方法，其特征在于，第二离子注入的杂质离子为铟离子离子时，离子注入的能量范围30~lOOKev，剂量范围为1E13~9E13atom/cm2 ；第二离子注入的杂质离子为氟化硼离子时，离子注入的能量范围50~150Kev，剂量范围为1E13 ~9E13 atom/cm2。
4.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述反型掺杂区的深度范围为0.02~0.1微米，反型掺杂区中的掺杂离子的浓度小于N型浅掺杂源/漏区中掺杂离子的浓度。
5.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，所述第一离子注入的能量范围为60~75Kev，剂量范围为3E13~1E14 atom/cm2，注入角度范围为O~45度。
6.如权利要求5所述的NMOS晶体管的形成方法，其特征在于，第一离子注入的杂质离子为磷离子、砷离子或锑离子的一种或几种。
7.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，还包括:所述主侧墙为ONO结构，所述主侧墙的形成过程为:采用化学气相沉积工艺形成覆盖所述半导体衬底、偏移侧墙和栅极的第一氧化硅薄膜，在第一氧化硅薄膜上形成氮化硅薄膜，在氮化硅薄膜上形成第二氧化硅薄膜；依次干法刻蚀所述第二氧化硅薄膜、氮化硅薄膜和第一氧化硅薄膜，形成氧化硅层、氮化硅层和氧化硅层三层堆叠的主侧墙。
8.如权利要求7所述的NMOS晶体管的形成方法，其特征在于，所述化学气相沉积工艺的温度范围为600~800摄氏度，时间范围为20~60分钟。
9.如权利要求1所述的NMOS晶体管的形成方法，其特征在于，还包括:进行第三离子注入后，进行快速热退火。
10.如权利要求9所述的NMOS晶体管的形成方法，其特征在于，所述快速热退火的温度范围为900~1100摄氏度，时间范围为5~20秒。
11.一种NMOS晶体管，其特征在于，包括: 半导体衬底，所述半导体衬底上具有栅极结构，所述栅极结构包括位于半导体衬底上的栅介质层和位于栅介质层上的栅极； 位于栅极结构的两侧侧壁的偏移侧墙； 位于栅极结构和偏移侧墙两侧的半导体衬底内的N型浅掺杂源/漏区； 位于栅极结构和偏移侧墙两侧的半导体衬底内的反型掺杂区，反型掺杂区掺杂类型为P型，反型掺杂区的深度小于N型浅掺杂源/漏区的深度，且被N型浅掺杂源/漏区包围； 位于所述偏移侧墙表面形成主侧墙； 位于所述栅极结构和主侧墙两侧的半导体衬底内的N型深掺杂源/漏区，N型深掺杂源/漏区的深度大于N型浅掺杂源/漏区的深度。
12.如权利要求11所述的NMOS晶体管，其特征在于，所述反型掺杂区中的掺杂离子为氟化硼离子或者铟离子。
13.如权利要求12所述的NMOS晶体管，其特征在于，反型掺杂区中的掺杂离子的浓度小于N型浅掺杂源/漏区中掺杂离子的浓度，所述反型掺杂区中的掺杂离子的离子浓度范围为 1E13 ~9E13 atom/cm2。
14.如权利要求12所述的NMOS晶体管，其特征在于，所述反型掺杂区的深度范围为0.02~0.1微米。
15.如权利 要求11所述的NMOS晶体管，其特征在于，所述N型浅掺杂源/漏区的掺杂离子为磷离子、砷离子或锑离子的一种或几种。
16.如权利要求11所述的NMOS晶体管，其特征在于，所述N型浅掺杂源/漏区的深度范围为0.05~0.3微米。
【文档编号】H01L21/265GK104078359SQ201310105937
【公开日】2014年10月1日 申请日期:2013年3月28日 优先权日:2013年3月28日
【发明者】魏琰 申请人:中芯国际集成电路制造(上海)有限公司