Soi nmos esd器件及其制备方法
【专利摘要】本发明提供了一种SOI?NMOS?ESD器件及其制备方法，通过在体硅区中位于沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置形成ESD受主掺杂离子注入区，从而使得ESD受主掺杂离子注入区能够应用于SOI器件，此位置的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果，减小了漏极区域的击穿电压。
【专利说明】SOI NMOS ESD器件及其制备方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，特别涉及一种SOI NMOS ESD器件，以及制备该SOINMOS ESD器件的方法。
【背景技术】
[0002]随着半导体器件技术不断进入亚微米、深亚微米，静电释放保护(ESD)器件可靠性变得越来越重要。为了克服LDD结构带来的静电释放保护(ESD)能力下降的问题，静电释放(ESD)离子注入(ESD implant)技术被用来提高NM0SESD器件的静电释放(ESD)保护能力，在漏极下方进行ESD受主掺杂离子注入，降低漏极击穿电压，可以提高NMOS ESD器件的静电保护能力。通常，ESD受主掺杂离子注入采用硼进行离子掺杂。硼是受主杂质，掺硼应用于NMOS ESD中。如图1所示，为现有的进行静电释放离子注入时所对应的衬底结构示意图，包括有一衬底101，在该衬底101上设置有栅极102、漏极103和源极104，然后，在漏极103处大面积注入ESD受主掺杂离子105，在漏极103区域下方的衬底中形成了 ESD受主掺杂离子注入区106，通过该ESD受主掺杂离子注入区106，可以降低漏极区域的击穿电压，同时，配合娃化物挡板(Salicide blocking, SAB)工艺,可以获得很好的效果。
[0003]由于SOI (Silicon-On-1nsulator,绝缘衬底上的娃)器件具有全介质隔离以及比较薄的电流释放通道，则SOI器件电路的ESD防护问题是非常重要。然而，上述ESD受主掺杂离子注入工艺对于SOI NMOS ESD器件不适用。这是由于SOI器件漏极区域完全注入N+，在漏极区域下方没有进行ESD受主掺杂离子注入的空间，如图2所示，为现有的SOI NMOS器件的结构示意图，其中，00表示SOI衬底的底部硅层，200表示SOI衬底的中间介质层，201表示体娃区,202表示栅极,203表示漏极,204表示源极,可以看到,漏极203区域直接与其下方的中间介质层接触，使得ESD受主掺杂离子注入区不能形成于漏极203区域的下方，因此，在器件中形成ESD离子注入区的这种方法将不再适用于S0INM0S ESD器件中。因此，需要对现有技术进行改进，从而将利用ESD受主掺杂离子注入区来减低漏极击穿电压的这种方法应用于SOI NMOS ESD器件中。
【发明内容】
[0004]为了克服以上问题，本发明旨在将ESD受主掺杂离子注入区应用于SOI NMOS ESD器件中，从而达到利用ESD受主掺杂离子注入区降低漏极区域击穿电压、提高静电释放效果的目的。
[0005]为了实现上述目的，本发明的技术方案如下:
[0006]本发明提供了一种SOI NMOS ESD器件，包括:一 SOI衬底、在所述SOI衬底上具有体硅区、栅极、源极、和漏极，其特征在于，在所述体硅区内的沟道底部、且靠近并接触所述漏极区域的侧边的位置设置有ESD受主掺杂离子注入区；所述ESD受主掺杂离子注入区远离所述源极区域和所述体硅区表面。
[0007]优选地，所述ESD受主掺杂离子注入区的长度不大于所述沟道长度的1/4?1/3。[0008]优选地，所述ESD受主掺杂离子注入区的高度不大于所述沟道高度的1/3?1/2。
[0009]优选地，所述SOI NMOS ESD用于保护低压SOI CMOS器件，SOI GGNMOS器件，或者高压 SOI LDNMOS 器件。
[0010]优选地，所述的ESD受主掺杂离子注入区为ESD硼离子掺杂注入区。
[0011]本发明还提供了一种制备上述任意一项所述的SOI NMOS ESD器件的方法，其包括:
[0012]在所述SOI衬底中的体硅区中进行P型阱区和所述沟道的离子掺杂工艺；
[0013]采用ESD离子注入掩膜版，向所述沟道底部注入受主掺杂离子，形成ESD受主掺杂离子注入区；其中，所述ESD离子注入掩膜版中，只具有ESD离子注入区的图案，所述ESD离子注入区的图案对应于SOI衬底上的ESD器件的沟道区域的上方、且靠近所述漏极区域的上方、远离所述源极区域上方的位置；
[0014]在所述体硅区表面且对应于所述沟道上方形成栅氧层和栅极；
[0015]在所述栅极两侧的所述P型阱区中形成漏极和源极；其中，
[0016]所述的ESD受主掺杂离子注入区域位于所述沟道底部，且靠近并接触所述漏极区域侧边、远离所述源极区域和所述体硅区表面。
[0017]优选地，所述ESD受主掺杂离子注入区的长度由所述掩膜版中所述ESD离子注入区的图案的长度决定。
[0018]优选地，所述ESD受主掺杂离子注入区的高度由所述受主掺杂离子的注入能量、剂量和时间决定。
[0019]优选地，所述ESD受主掺杂离子注入区的长度和高度的确定过程如下:
[0020]根据所述沟道的长度和所述漏极区域的高度分别设定所述ESD受主掺杂离子注入区所需的长度和高度；
[0021]设定所述掩膜版中所述ESD离子注入区的图案的长度；
[0022]在电子监控仪的监控下，向所述ESD受主掺杂离子注入区进行所述受主掺杂离子的注入，从而控制所述受主掺杂离子注入的高度。
[0023]优选地，所述的受主掺杂离子为硼离子。
[0024]本发明的SOI NMOS ESD器件及其制备方法，通过在沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置进行受主掺杂离子注入，形成ESD受主掺杂离子注入区，从而可以利用ESD受主掺杂离子注入区，来降低漏极区域的击穿电压，并且，此位置的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果。
【专利附图】
【附图说明】
[0025]图1为现有的进行静电释放离子注入时所对应的结构示意图
[0026]图2为现有的SOI NMOS器件的结构示意图
[0027]图3为本发明的SOI NMOS ESD器件的结构示意图
[0028]图4为本发明的SOI NMOS ESD器件的制备方法的流程示意图
[0029]图5-9为本发明的一个较佳实施例的SOI NMOS ESD器件的制备方法的各个步骤所对应的结构示意图【具体实施方式】
[0030]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。
[0031]如前所述，由于SOI衬底中，其体硅区域下方为中间介质层，使得在漏极区域下方没有离子注入空间，从而现有的ESD离子注入到漏极区域下方的方法不适用于SOI NMOSESD器件，为此，本发明改进了现有工艺，将受主掺杂离子注入到沟道底部，且靠近并接触漏极区域侧边、远离源极和体硅区表面的位置，这样，此位置形成的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了降低了漏极区域的击穿电压，提高了静电释放效果。
[0032]以下将结合附图3和具体实施例对本发明的SOI NMOS ESD器件作详细说明。其中，图3为本发明的SOI NMOS ESD器件的结构示意图。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
[0033]请参阅图3，本发明的SOI NMOS ESD器件，包括:
[0034]一 SOI衬底，该SOI衬底的结构具有底部硅基底O、中间介质层300、体硅区301。
[0035]在SOI衬底上具有体硅区301、栅极302、漏极303和源极304 ；
[0036]在体硅区301内的沟道底部，且靠近并接触漏极303区域的侧边的位置设置有ESD受主掺杂离子注入区305。ESD受主掺杂离子注入区305远离源极304区域和体硅区301的表面。
[0037]具体的，在本发明中，SOI衬底上可以具有NMOS器件的结构，相对应的SOI ESD器件为SOI NMOS ESD器件。
[0038]在本发明的一个较佳实施例中，如图3所示，在体硅区301中的两侧具有绝缘结构，在体硅区301表面具有栅极302，在栅极302的周围具有栅极侧墙，在栅极302下方具有栅氧层，在栅极侧墙两侧的体硅区301中具有漏极303和源极304。在漏极303和源极304之间形成沟道，在该沟道的底部，且靠近并接触漏极303区域的侧边的位置形成有一 ESD受主掺杂离子注入区305。并且该ESD受主掺杂离子注入区301远离源极304区域和体硅区301的表面。
[0039]ESD受主掺杂离子注入区的位置应当不影响沟道区域的工作，在沟道导通时，ESD受主掺杂离子注入区不能与沟道区域接触，否则将影响沟道载流子的正常迁移；同时，ESD受主掺杂离子注入区应当远离源极区域；因此，ESD受主掺杂离子注入区的长度和高度是需要严格控制的；在本发明的一个较佳实施例中，ESD受主掺杂离子注入区的长度不大于沟道长度的1/4?1/3，ESD受主掺杂离子注入区的高度不大于沟道高度的1/3?1/2。
[0040]在本发明的一个较佳实施例中，ESD受主掺杂离子注入区305中，受主掺杂离子可以为硼离子。
[0041]需要说明的是，本发明的SOI NMOS ESD器件可以用于保护低压S0ICM0S器件，SOIGGNMOS器件、或者高压SOI LDMOS器件，SOI GG LDNMOS器件等.[0042]ESD受主掺杂离子注入区305的大小可以根据实际工艺要求来设定，本发明对此不作限制。[0043]以下将结合附图4-9和具体实施例对本发明的SOI NMOS ESD器件的制备方法，以及ESD离子注入掩膜版作详细说明。其中，图4为本发明的SOI NM0SESD器件的制备方法的流程示意图，图5-9为本发明的一个较佳实施例的S0INM0S ESD器件的制备方法的各个步骤所对应的结构示意图。需说明的是，附图均采用非常简化的形式、使用非精准的比例，且仅用以方便、清晰地达到辅助说明本实施例的目的。
[0044]需要说明的是，在制备SOI衬底上的ESD器件之前，首先，需要根据实际工艺要求中各个结构的尺寸来设计掩膜版，特别是在本发明中，需要设计一种改进的ESD离子注入掩膜版，从而将受主离子注入到上述SOI NMOS ESD器件中的ESD受主掺杂离子注入区的位置。
[0045]本发明中，要求当把ESD离子注入掩膜版放置于体硅区上方时，ESD离子注入区的图案，位于SOI衬底上的ESD器件中的ESD离子注入区的上方相对应的位置。因此，本发明的ESD离子注入掩膜版中，只具有ESD离子注入区的图案；该ESD离子注入区的图案，对应于SOI衬底上的ESD器件的沟道区域的上方、且靠近ESD器件的漏极区域的上方、远离源极区域上方的位置。
[0046]本实施例中，如图6中的M表示掩膜版，空白处为ESD离子注入图案，黑色区域将相应的SOI衬底表面遮挡住。当把ESD离子注入掩膜版放置于体硅区上方时，ESD受主掺杂离子注入区的图案，位于上述ESD受主掺杂离子注入区的上方相对应的位置；而ESD离子注入掩膜版其它部分将SOI衬底相对应的区域覆盖住，这样就可以在进行受主掺杂离子注入时，仅在ESD受主掺杂离子注入区中注入受主掺杂离子；可以根据实际工艺要求，通过调整注入剂量、离子能量，来获得所需要的离子注入的深度和宽度。
[0047]请参阅图4，本发明的SOI NMOS ESD器件的制备方法，包括:
[0048]步骤SOl:请参阅图5，在SOI衬底中的体硅区301中进行P型阱区和沟道的离子掺杂工艺；
[0049]具体的，本发明的一个较佳实施例中，SOI衬底包括底部硅基底O、中间介质层300、体硅区301，体硅区301将作为后续的阱区和沟道区域；在该实施例中，可以采用现有的P型阱区离子掺杂工艺和沟道离子掺杂工艺，可以包括离子注入、退火等过程。
[0050]沟道离子掺杂工艺中，通过离子注入工艺将少量的施主或受主杂质离子注入到沟道区域中，用来调整期间阈值电压大小，离子注入浓度一般为10n-1012/cm2。所采用的杂质离子种类可以根据实际工艺要求来选择，比如，对于NMOS型的器件，为了增大阈值电压，需要掺入P型杂质离子，为了得到耗尽型NMOS器件，需要掺入N型杂质离子；由于本领域的普通技术人员可以知晓常规的P型阱区和沟道离子掺杂工艺过程，本发明对此不再赘述。
[0051]步骤S02:请参阅图6和图7，采用ESD离子注入掩膜版M，向沟道底部注入受主掺杂离子，形成ESD受主掺杂离子注入区305 ；
[0052]具体的，在本发明的一个较佳实施例中，采用了上述的ESD离子注入掩膜版M，如图6中所示，当把ESD离子注入掩膜版M放置于体硅区301上方时，ESD受主掺杂离子注入区的图案(空白处)，位于上述ESD受主掺杂离子注入区305的上方相对应的位置。在ESD离子注入掩膜版M的保护下，受主掺杂离子只注入到ESD受主掺杂离子注入区的图案的下方对应的沟道底部，而体硅区301的表面的其它区域由掩膜版M的黑色区域遮挡住而不会受到受主掺杂离子注入；在该实施例中，受主掺杂离子注入后，如图7所示，在沟道底部，且靠近并接触后续形成的漏极303区域的侧边形成了 ESD受主掺杂离子注入区305。
[0053]通过调整掩膜版中ESD离子注入区图案的长度可以控制ESD受主掺杂离子注入区的长度；通过控制受主掺杂离子的注入能量、剂量和时间等参数可以控制ESD受主掺杂离子注入区的高度。
[0054]具体的，在本发明的一个较佳实施例中，ESD受主掺杂离子注入区的长度和高度的确定过程如下:
[0055]根据沟道的长度和漏极区域的高度分别设定述ESD受主掺杂离子注入区所需的长度和高度；
[0056]设定掩膜版中ESD离子注入区图案的长度；
[0057]在电子监控仪的监控下，向ESD受主掺杂离子注入区进行受主掺杂离子的注入，从而控制受主掺杂离子注入的高度。
[0058]ESD受主掺杂离子注入区的位置应当不影响沟道区域的工作，在沟道导通时，ESD受主掺杂离子注入区不能与沟道区域接触，否则将影响沟道载流子的正常迁移；同时，ESD受主掺杂离子注入区应当远离源极区域；因此，ESD受主掺杂离子注入区的长度和高度是有所限制的；在本发明的一个较佳实施例中，ESD受主掺杂离子注入区的长度不大于沟道长度的1/4?1/3，ESD受主掺杂离子注入区的高度不大于沟道高度的1/3?1/2。
[0059]例如，根据沟道长度和高度，设定ESD受主掺杂离子注入区的长度为沟道的1/4，高度为沟道的1/3;然后，将掩膜版中ESD受主掺杂离子注入图案的长度设定为沟道长度的1/4，如果采用硼离子作为受主掺杂离子，则可以采用现有的硼离子注入工艺来设定硼离子注入的剂量、能量和时间；接着，在电子监控仪的监控下，进行ESD离子注入区的注入，电子监控仪监控硼离子注入过程中所形成的高度，特别当硼离子注入的高度将要接近沟道的1/3时，可以采用减小注入能量或剂量的方法来使硼离子注入的速率减小，以免由于硼离子注入过快而造成过量注入，最后当硼离子注入的高度达到沟道1/3时，停止注入。在实际工艺中，受主掺杂离子注入的具体工艺参数可以根据实际工艺要求来设定，本发明对此不作限制。
[0060]这样，ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了降低了漏极区域的击穿电压，提高了静电释放效
果O
[0061]步骤S03:请参阅图8，在体硅区301表面且对应于沟道上方形成栅氧层和栅极302 ；
[0062]具体的，本发明的一个较佳实施例中，首先，可以采用但不限于化学气相沉积法沉积栅氧层材料和栅极材料层；然后，可以但不限于采用等离子体干法刻蚀工艺刻蚀出栅极302和栅氧层；之后，还可以包括:在栅极302侧壁形成侧墙，侧墙的结构可以为ON结构，还可以为ONO结构等，本发明对此不作限制。
[0063]由此，如图8所示，在对应于之前形成的沟道区域的上方且在体硅区表面形成了栅氧层、栅极302和侧墙，并且，ESD受主掺杂离子注入区的位置偏向于左边阱区，因为左边的阱区为后续形成漏极区域的位置。
[0064]步骤S04:请参阅图9，在栅极302两侧的P型阱区中形成漏极303和源极304。
[0065]具体的，在本发明的一个较佳实施例中，可以依次进行轻掺杂漏区注入工艺(LDD)、源/漏区(S/D)离子注入、退火工艺，从而在栅极两侧形成漏极303和源极304 ;具体的工艺参数可以根据实际工艺要求来设定，本发明对此不作限制。最后，ESD受主掺杂离子注入区305位于沟道底部，且靠近并接触漏极303区域的侧边，而且远离源极304区域和体硅区301的表面，如图9所示。
[0066]漏极303和源极304形成后，还可以包括进行后道工艺，比如沉积介质层、形成接触孔等步骤，由于本领域的普通技术人员可以知晓现有的后道工艺的过程，本发明对此不再赘述。
[0067]综上所述，本发明的SOI NMOS ESD器件及其制备方法，通过在体硅区中位于沟道底部、且靠近并接触漏极区域侧边、远离源极区域和体硅区表面的位置形成ESD受主掺杂离子注入区，从而使得ESD受主掺杂离子注入区能够应用于SOI器件，此位置的ESD受主掺杂离子注入区可以引导ESD触发电流流经体硅区域，因体硅区域的深度范围比漏极区域更大，从而提高了静电释放效果，减小了漏极区域的击穿电压。
[0068]虽然本发明已以较佳实施例揭示如上，然所述实施例仅为了便于说明而举例而已，并非用以限定本发明，本领域的技术人员在不脱离本发明精神和范围的前提下可作若干的更动与润饰，本发明所主张的保护范围应以权利要求书所述为准。
【权利要求】
1.一种SOI NMOS ESD器件，包括:一 SOI衬底、在所述SOI衬底上具有体硅区、栅极、源极、和漏极，其特征在于，在所述体硅区内的沟道底部、且靠近并接触所述漏极区域的侧边的位置设置有ESD受主掺杂离子注入区；所述ESD受主掺杂离子注入区远离所述源极区域和所述体硅区表面。
2.根据权利要求1所述的SOINMOS ESD器件，其特征在于，所述ESD受主掺杂离子注入区的长度不大于所述沟道长度的1/4?1/3。
3.根据权利要求1所述的SOINMOS ESD器件，其特征在于，所述ESD受主掺杂离子注入区的高度不大于所述沟道高度的1/3?1/2。
4.根据权利要求1、2或3所述的SOINMOS ESD器件，其特征在于，所述SOI NMOS ESD用于保护低压SOI CMOS器件，SOI GGNMOS器件，或者高压SOI LDNMOS器件。
5.根据权利要求1、2或3所述的SOINMOS ESD器件，其特征在于，所述的ESD受主掺杂离子注入区为ESD硼离子掺杂注入区。
6.一种制备权利要求1-5任意一项所述的SOI NMOS ESD器件的方法，其特征在于，包括: 在所述SOI衬底中的体硅区中进行P型阱区和所述沟道的离子掺杂工艺； 采用ESD离子注入掩膜版，向所述沟道底部注入受主掺杂离子，形成ESD受主掺杂离子注入区；其中，所述ESD离子注入掩膜版中，只具有ESD离子注入区图案，所述ESD离子注入区图案对应于SOI衬底上的ESD器件的沟道区域的上方、且靠近所述漏极区域的上方、远离所述源极区域上方的位置； 在所述体硅区表面且对应于所述沟道上方形成栅氧层和栅极； 在所述栅极两侧的所述P型阱区中形成漏极和源极；其中， 所述的ESD受主掺杂离子注入区域位于所述沟道底部，且靠近并接触所述漏极区域侧边、远离所述源极区域和所述体硅区表面。
7.根据权利要求6所述的SOINMOS ESD器件的制备方法，其特征在于，所述ESD受主掺杂离子注入区的长度由所述掩膜版中所述ESD离子注入区图案的长度决定。
8.根据权利要求6所述的SOINMOS ESD器件的制备方法，其特征在于，所述ESD受主掺杂离子注入区的高度由所述受主掺杂离子的注入能量、剂量和时间决定。
9.根据权利要求6所述的SOINMOS ESD器件的制备方法，其特征在于，所述ESD受主掺杂离子注入区的长度和高度的确定过程如下: 根据所述沟道的长度和所述漏极区域的高度分别设定所述ESD受主掺杂离子注入区所需的长度和高度； 设定所述掩膜版中所述ESD离子注入区图案的长度； 在电子监控仪的监控下，向所述ESD受主掺杂离子注入区进行所述受主掺杂离子的注入，从而控制所述受主掺杂离子注入的高度。
10.根据权利要求6任意一项所述的制备SOINMOS ESD器件的方法，其特征在于，所述的受主掺杂离子为硼离子。
【文档编号】H01L27/02GK103996679SQ201410260799
【公开日】2014年8月20日 申请日期:2014年6月12日 优先权日:2014年6月12日
【发明者】颜丙勇 申请人:上海华力微电子有限公司