浅沟槽隔离工艺的制作方法
【专利摘要】本发明提供一种浅沟槽隔离工艺，包括：提供一半导体衬底，且在所述衬底上形成第一硬质掩膜层；在所述开口的侧壁表面依次形成有圆弧状氧化物侧墙以及第二硬质掩膜层；采用刻蚀工艺在所述衬底中形成隔离沟槽；对所述第二硬质掩膜层进行回刻，且在所述隔离沟槽侧壁、底部表面形成内衬层；沉积隔离介质层充满所述隔离沟槽并覆盖所述第一硬质掩膜层的表面，并对所述隔离介质层进行平坦化工艺至剩余的第一硬质掩膜层的表面；采用刻蚀工艺去除所述第一硬质掩膜层，以形成浅沟槽隔离结构。本发明避免了接缝处的浅沟槽隔离结构与刻蚀溶液发生反应，进而避免在接缝处出现凹槽，提高所形成浅沟槽隔离结构的形貌，进而提高半导体器件的电学性能。
【专利说明】浅沟槽隔离工艺
【技术领域】
[0001]本发明涉及一种集成电路工艺制造技术，尤其涉及一种浅沟槽隔离工艺。
【背景技术】
[0002]随着半导体工艺进入深亚微米时代，0.18微米以下的元件(例如CMOS集成电路的有源区之间)大多采用浅沟槽隔离结构(STI)进行横向隔离来制作。集成电路包括许多形成在半导体衬底上的晶体管，一般来说，晶体管是通过绝缘或隔离结构而彼此间隔开。通常用来形成隔离结构的工艺是浅沟槽隔离(shallow trench isolat1n,简称STI)工艺。
[0003]用STI做隔离的器件，一般对STI的漏电的要求都非常高，而STI顶部边缘凹陷的形貌是影响STI边缘漏电的一个重要因素。当STI顶部边缘凹陷变深的时候，会对后期的许多工艺造成影响。例如，在进行多晶硅刻蚀的时候，由于STI顶部边缘凹陷较深，很难将凹陷内的多晶硅刻蚀干净，从而造成STI边缘漏电；在硅化物生长工艺中，如果STI顶部边缘凹陷较深，硅化物则会沿着有源区边缘往下生长，产生漏电。
[0004]浅沟槽隔离结构作为一种器件隔离技术，其具体工艺包括:参考图1，提供衬底101 ;参考图2，在所述衬底101上形成氮化硅层103 ;参考图3，形成贯穿所述氮化硅层103的开口 105，所述开口 105具有与界定出有源区的隔离结构对应的形状；参考图4，以包含开口 105的氮化硅层103为掩模，刻蚀衬底101以形成隔离沟槽107 ;参考图5，在图4中隔离沟槽107和开口 105内以及开口两侧的氮化硅层103表面沉积氧化硅材料109，所述氧化硅材料109填充满隔离沟槽107和开口 105并覆盖开口 105两侧的氮化硅层103 ;参考图6，通过CMP工艺去除图5中氮化硅层103上多余的氧化硅材料109 ;参考图7，通过湿法刻蚀工艺去除氮化硅层103，形成浅沟槽隔离结构111 ;参考图8，浅沟槽隔离结构111因图7中湿法刻蚀工艺导致边缘形成凹陷112。
[0005]然而，通过上述工艺形成的浅沟槽隔离结构111时，尤其是采用湿法刻蚀工艺去除氮化硅层时，易在所形成的浅沟槽隔离结构111的边缘形成较深的凹陷，导致浅沟槽隔离结构111的隔离性能不佳，包括浅沟槽隔离结构111的半导体器件易发生漏电，严重影响了包含浅沟槽隔离结构111的半导体器件的稳定性。
[0006]因此，如何减少浅沟槽隔离结构111边缘的凹陷，提高所形成浅沟槽隔离结构的隔离性能，成为本领域技术人员亟待解决的问题。
【发明内容】
[0007]本发明的目的是提供了一种浅沟槽隔离工艺，可以避免所形成的浅沟槽隔离结构在其边缘处出现凹槽，提高所形成半导体器件的电学性能。
[0008]为解决上述问题，本发明提供一种浅沟槽隔离工艺，包括:
[0009]步骤SOl:提供一半导体衬底，且在所述衬底上形成第一硬质掩膜层，所述第一硬质掩膜层内形成暴露出所述衬底的开口 ；
[0010]步骤S02:在所述开口的侧壁表面形成有氧化物侧墙，对所述开口两侧的氧化物侧墙进行刻蚀，使所述开口的边缘呈圆弧状；
[0011]步骤S03:在所述氧化物侧墙表面形成有第二硬质掩膜层；
[0012]步骤S04:采用刻蚀工艺在所述衬底中形成隔离沟槽；其中，所述隔离沟槽的底部位于所述衬底中；
[0013]步骤S05:对所述第二硬质掩膜层进行回刻，且在所述隔离沟槽侧壁、底部表面形成内衬层；
[0014]步骤S06:沉积隔离介质层充满所述隔离沟槽并覆盖所述第一硬质掩膜层的表面，并对所述隔离介质层进行平坦化工艺至剩余的第一硬质掩膜层的表面；
[0015]步骤S07:采用刻蚀工艺去除所述第一硬质掩膜层，以形成浅沟槽隔离结构。
[0016]优选为，所述氧化物侧墙的材质为氧化硅，且所述氧化物侧墙的宽度大于20 A。
[0017]优选为，所述第二硬质掩膜层的材质为无定形碳，且所述第二硬质掩膜层的厚度大于?ο A。
[0018]优选为，所述氧化物侧墙的密度不小于所述隔离介质层的密度。
[0019]优选为，所述第一硬质掩膜层为单层结构且厚度大于150 A，所述第一硬质掩膜层的材料为多晶硅、氮化硅或氮化硼其中的一种。
[0020]优选为，对所述第二硬质掩膜层进行回刻的方法为干法刻蚀。
[0021]优选为，所述隔离介质层的材质为氧化硅。
[0022]优选为，所述步骤S06中，采用化学气相沉积工艺将所述隔离介质层填满所述隔离沟槽并覆盖所述第一硬质掩膜层的表面。
[0023]优选为，所述步骤S06中，所述隔离沟槽中所述隔离介质层的上表面与所述第一硬质掩膜层表面平齐。
[0024]优选为，在步骤S04中，所述的刻蚀工艺为等离子刻蚀工艺。
[0025]从上述技术方案可以看出，本发明提供的浅沟槽隔离工艺中，在开口的侧壁表面形成有圆弧状的氧化物侧墙，从而使第一硬质掩膜层侧壁之间的隔离介质层宽度大大增加，从而能够阻止刻蚀溶液渗入浅沟槽隔离结构与半导体衬底的接缝处，避免接缝处的浅沟槽隔离结构与刻蚀溶液发生反应，进而避免在浅沟槽隔离结构与半导体衬底接缝处出现凹槽，圆弧状的结构扩大了浅槽开口，有利于后期的填充工艺。此外，在圆弧状的氧化物侧墙表面形成第二硬质掩膜层并对第二硬质掩膜层进行回刻，目的是对隔离沟槽顶端进行圆角化处理，可避免沟槽顶部尖角发生击穿，降低尖端处的电场强度以提高器件的击穿电压，防止漏电，还可以防止沟槽填充物使沟槽过早的封口，从而降低沟槽填充的难度。综上所述，本发明提高所形成浅沟槽隔离结构的形貌，进而提高包含所形成浅沟槽隔离结构的半导体器件的电学性能。
【专利附图】
【附图说明】
[0026]图1至图8为现有技术所形成浅沟槽隔离结构的剖面结构示意图；
[0027]图9为本发明浅沟槽隔离工艺一个实施方式的流程示意图；
[0028]图10至图15为本发明浅沟槽隔离工艺一个实施例中所形成浅沟槽隔离结构的剖面结构示意图。
【具体实施方式】
[0029]为使本发明的内容更加清楚易懂，以下结合说明书附图，对本发明的内容作进一步说明。当然本发明并不局限于该具体实施例，本领域内的技术人员所熟知的一般替换也涵盖在本发明的保护范围内。其次，本发明利用示意图进行了详细的表述，在详述本发明实例时，为了便于说明，示意图不依照一般比例局部放大，不应以此作为对本发明的限定。
[0030]上述及其它技术特征和有益效果，将结合实施例及附图9至图15对本发明的浅沟槽隔离工艺进行详细说明。图9为本发明浅沟槽隔离工艺的一较佳具体实施例的流程示意图；图10?15为采用图9所示形成方法所制造出的浅沟槽隔离结构的示意图。
[0031]请参阅图9，在本实施例中，本发明提供一种浅沟槽隔离工艺具体包括以下步骤:
[0032]步骤SOl:提供一半导体衬底10，且在所述衬底10上形成第一硬质掩膜层20，所述第一硬质掩膜层20内形成暴露出所述衬底10的开口 21(如图10所示)。其中，半导体衬底10的材料为单晶硅、多晶硅或非晶硅形成的硅材料，或是绝缘硅材料(Silicon oninsulator,简称SOI),还可以是其它半导体材料或其它结构,在此不再赘述。
[0033]具体的，所述第一硬质掩膜层20为单层结构且厚度大于150 A，所述第一硬质掩膜层20的材料优选为多晶硅、氮化硅或氮化硼具体的的一种。
[0034]较佳的，第一硬质掩膜层20优选为氮化娃层，衬底10与第一硬质掩膜层20之间可设有衬垫氧化层，衬垫氧化层可以为二氧化硅(S12),衬垫氧化层为后续氮化硅层提供缓冲层，具体地说，衬垫氧化层用于避免直接在衬底10上生长氮化硅层会产生位错的缺点，优选地，氮化硅层形成工艺可以为现有的化学气相沉积工艺。
[0035]步骤S02:在所述开口 21的侧壁表面形成有氧化物侧墙60，对所述开口 21两侧的氧化物侧墙60进行刻蚀，使所述开口 21的边缘呈圆弧状(如图11所示)。
[0036]具体的，所述氧化物侧墙60的材质优选为氧化硅，且所述氧化物侧墙60的宽度大于20人。所述氧化物侧墙60的密度不小于所述隔离介质层50的密度，从而使氧化物侧墙60与刻蚀溶液发生反应的速率低于隔离介质层50与刻蚀溶液发生反应的速率，避免浅沟槽隔离结构与半导体衬底10的接缝处较快的出现凹槽。
[0037]通过在开口 21的侧壁表面形成有圆弧状的氧化物侧墙60，从而使第一硬质掩膜层20侧壁之间的隔离介质层50宽度大大增加，从而能够阻止刻蚀溶液渗入浅沟槽隔离结构与半导体衬底10的接缝处，避免接缝处的浅沟槽隔离结构与刻蚀溶液发生反应，进而避免在浅沟槽隔离结构与半导体衬底10接缝处出现凹槽，同时，圆弧状的结构扩大了隔离沟槽30的开口，有利于后期的填充工艺。
[0038]步骤S03:在所述氧化物侧墙60表面形成有第二硬质掩膜层70 (如图11所示)。
[0039]具体的，所述第二硬质掩膜层60的材质优选为无定形碳，且所述第二硬质掩膜层60的厚度大于10 A
[0040]步骤S04千用刻蚀工艺在所述衬底10中形成隔离沟槽30 ;具体的，所述隔离沟槽30的底部位于所述衬底10中(如图12所示)。
[0041]具体的，沿开口 21上覆盖的第二硬质掩膜层70刻蚀至衬底10中，形成隔离沟槽30。开口 21的形成工艺可以为现有的等离子刻蚀工艺。刻蚀半导体衬底10的工艺可以为现有的等离子刻蚀工艺，也就是说，沿着开口 21上覆盖的第二硬质掩膜层70用等离子刻蚀工艺刻蚀半导体衬底10形成隔离沟槽30。
[0042]步骤S05:对所述第二硬质掩膜层70进行回刻，且在所述隔离沟槽30侧壁、底部表面形成内衬层40(如图13所示)。
[0043]具体的，对所述第二硬质掩膜层70进行回刻的方法为干法刻蚀。在圆弧状的氧化物侧墙60表面形成第二硬质掩膜层70并对第二硬质掩膜层70进行回刻，目的是对隔离沟槽30顶端进行圆角化处理，可避免隔离沟槽30顶部尖角发生击穿，降低尖端处的电场强度以提高器件的击穿电压，防止漏电，还可以防止隔离沟槽30填充物使沟槽过早的封口，从而降低沟槽填充的难度。
[0044]此外，内衬层40优选为氧化硅，内衬层40的形成工艺可以为现有的化学气相沉积工艺。
[0045]步骤S06:沉积隔离介质层50充满所述隔离沟槽30并覆盖所述第一硬质掩膜层20的表面，并对所述隔离介质层50进行平坦化工艺至剩余的第一硬质掩膜层20的表面(如图14所示)。
[0046]具体的，所述隔离介质层50的材质优选为氧化硅；采用化学气相沉积工艺将所述隔离介质层50填满所述隔离沟槽30并覆盖所述第一硬质掩膜层20的表面；所述隔离沟槽30中所述隔离介质层50的上表面与所述第一硬质掩膜层20表面平齐。
[0047]步骤S07:采用刻蚀工艺去除所述第一硬质掩膜层20，以形成浅沟槽隔离结构(如图15所示)。
[0048]由于氧化物侧墙60大大增加了浅沟槽隔离结构顶部的宽度，因此在湿法刻蚀工艺时避免在浅沟槽隔离结构顶部边缘出现凹槽。
[0049]综上所述，本发明提供的浅沟槽隔离工艺避免接缝处的浅沟槽隔离结构与刻蚀溶液发生反应，进而避免在浅沟槽隔离结构与半导体衬底接缝处出现凹槽，提高所形成浅沟槽隔离结构的形貌，进而提高包含所形成浅沟槽隔离结构的半导体器件的电学性能。
[0050]以上的仅为本发明的优选实施例，实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
【权利要求】
1.一种浅沟槽隔离工艺，其特征在于，包括: 步骤SOl:提供一半导体衬底，且在所述衬底上形成第一硬质掩膜层，所述第一硬质掩膜层内形成暴露出所述衬底的开口； 步骤S02:在所述开口的侧壁表面形成有氧化物侧墙，对所述开口两侧的氧化物侧墙进行刻蚀，使所述开口的边缘呈圆弧状； 步骤S03:在所述氧化物侧墙表面形成有第二硬质掩膜层； 步骤S04:采用刻蚀工艺在所述衬底中形成隔离沟槽；其中，所述隔离沟槽的底部位于所述衬底中； 步骤S05:对所述第二硬质掩膜层进行回刻，且在所述隔离沟槽侧壁、底部表面形成内衬层； 步骤S06:沉积隔离介质层充满所述隔离沟槽并覆盖所述第一硬质掩膜层的表面，并对所述隔离介质层进行平坦化工艺至剩余的第一硬质掩膜层的表面； 步骤S07:采用刻蚀工艺去除所述第一硬质掩膜层，以形成浅沟槽隔离结构。
2.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述氧化物侧墙的材质为氧化硅，且所述氧化物侧墙的宽度大于20 A。
3.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述第二硬质掩膜层的材质为无定形碳，且所述第二硬质掩膜层的厚度大于|() \
4.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述氧化物侧墙的密度不小于所述隔离介质层的密度。
5.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述第一硬质掩膜层为单层结构且厚度大于150 A，所述第一硬质掩膜层的材料为多晶硅、氮化硅或氮化硼其中的一种。
6.如权利要求1所述的浅沟槽隔离工艺，其特征在于，对所述第二硬质掩膜层进行回刻的方法为干法刻蚀。
7.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述隔离介质层的材质为氧化硅。
8.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述步骤S06中，采用化学气相沉积工艺将所述隔离介质层填满所述隔离沟槽并覆盖所述第一硬质掩膜层的表面。
9.如权利要求1所述的浅沟槽隔离工艺，其特征在于，所述步骤S06中，所述隔离沟槽中所述隔离介质层的上表面与所述第一硬质掩膜层表面平齐。
10.如权利要求1所述的浅沟槽隔离工艺，其特征在于，在步骤S04中，所述的刻蚀工艺为等离子刻蚀工艺。
【文档编号】H01L21/762GK104078412SQ201410357183
【公开日】2014年10月1日 申请日期:2014年7月25日 优先权日:2014年7月25日
【发明者】鲍宇 申请人:上海华力微电子有限公司