半导体元件图案的制作方法与流程

本发明涉及一种半导体元件图案的制作方法，尤其是涉及一种采用多重图案化(multiple patterning)技术的半导体元件图案的制作方法。

背景技术：

在现今半导体制造中，利用光学光刻技术在半导体芯片上将基底或膜层进行图案化，以形成所需的布局特征。而随着半导体元件尺寸的缩小，各布局特征的图案也日益精细。为了形成这些精密的图案，已经持续开发具有高分辨率的光致抗蚀剂及光刻加工工具等。然而，当布局特征尺寸持续缩小时，仍然有可能超出光学系统的能力，致使制作工艺无法成功地达到布局特征的光刻描绘，进而影响到元件的制作。

由于维持小尺寸半导体元件的效能一直是业界的主要目标，因此如何能在晶片上精确地形成所需的布局特征，一直是半导体制造产业致力的目标。

技术实现要素：

因此，本发明的一目的在于提供一种可精确形成所需特征图案的半导体元件图案的制作方法。

为达上述目的，本发明提供一种半导体元件图案的制作方法，该制作方法首先提供一基底，该基底上形成有一硬掩模层与一牺牲层。随后，在该基底上形成多个间隙壁图案(spacer pattern)，且该多个间隙壁图案彼此互相平行。在形成该多个间隙壁图案之后，在该牺牲层内形成多个第一阻挡层(blocking layer)，随后于该基底上形成多个第二阻挡层，且该多个第二阻挡层暴露出至少部分该牺牲层与至少部分该第一阻挡层。接下来，利用该间隙壁图案、该多个第一阻挡层与该多个第二阻挡层作为蚀刻掩模蚀刻该牺牲层与该硬掩模层，以于该基底上形成一图案化硬掩模。

根据本发明所提供的半导体元件图案的制作方法，将所欲形成的图案特征拆解至间隙壁图案、该多个第一阻挡层与该多个第二阻挡层，并利用该间 隙壁图案、该多个第一阻挡层与该多个第二阻挡层图案化该硬掩模层，而获得该图案化硬掩模。更重要的是，该图案化硬掩模包含了由该间隙壁图案、该多个第一阻挡层与该多个第二阻挡层组成的图案，也就是目标的特征图案。因此，本发明所提供的半导体元件图案的制作方法，可精确地描绘并形成所需的细微特征图案，确保制作工艺的良率。

附图说明

图1至图7B为本发明所提供的半导体结构的制作方法的一第一优选实施例的示意图；

图2B为图2A中沿A-A’剖线获得的剖面示意图；

图3B至图7B分别为图3A至图7A中沿B-B’剖线获得的剖面示意图；

图8A至图12B为本发明所提供的半导体结构的制作方法的一第二优选实施例的示意图；

图8B至图12B分别为图8A至图12A中沿C-C’剖线获得的剖面示意图。

主要元件符号说明

100、200 基底

100r、200r 凹槽

102、202 硬掩模层

102P、202P 图案化硬掩模

104、204 牺牲层

204r 凹槽

120、220 间隙壁图案

110 轴心图案

112 间隙壁

130、230 图案化光致抗蚀剂

132 显影制作工艺

232 蚀刻制作工艺

140、240 第一阻挡层

142、242 第二阻挡层

150 目标图案

A-A’、B-B’、C-C’ 剖线

D1 第一方向

D2 第二方向

E 圆圈

W₁、W₂ 间距

具体实施方式

请参阅图1至图7B，图1至图7B为本发明所提供的半导体结构的制作方法的一第一优选实施例的示意图，其中图2B为图2A中沿A-A’剖线获得的剖面示意图，而图3B至图7B分别为图3A至图7A中沿B-B’剖线获得的剖面示意图。如图1所示，本优选实施例首先提供一基底100，例如一硅基底。然而，本优选实施例所提供的基底100也可依需要包含硅覆绝缘(silicon-on-insulator，以下简称为SOI)基底或一块硅(bulk silicon)基底，基底100甚至可包含介电层等材料，故不限于此。由此可知，本实施例所提供的基底100是指任何用以承载半导体集成电路组成元件的底材。该基底100上至少包含一硬掩模层102(示于图2B)与一牺牲层104，在本优选实施例中硬掩模层102可为一金属硬掩模层，举例来说硬掩模层102可包含氮化钛(titanium nitride，以下简称为TiN)层，但不限于此。而牺牲层104则可包含一蚀刻率不同于硬掩模层102的材料，举例来说，牺牲层104可包含负型光致抗蚀剂(negative photoresist)材料，但不限于此。接下来，在基底100上形成多个轴心图案(mandrel pattern)110，轴心图案110可包含多晶硅，但不限于此。如图1所示，轴心图案110沿一第一方向D1延伸，并沿一第二方向D2排列，是以轴心图案110于基底100上彼此平行。在形成轴心图案110之后，在基底100上形成一膜层，且该膜层的蚀刻率与轴心图案110不同。举例来说，由于本优选实施例中轴心图案包含多晶硅，故该膜层优选可包含一绝缘层。随后回蚀刻此一绝缘层，而于轴心图案110的二侧壁分别形成一间隙壁112。如图1所示，在形成间隙壁112之后，牺牲层104暴露于基底100的表面。另外，在图1所示的实施例中，轴心图案110两侧的间隙壁112之间的间距W₁与牺牲层104两侧的间隙壁112之间的间距W₂相同。然而在其他实施例中，间距W₁与间距W₂可视需要分别调整。

请参阅图2A与图2B。在形成间隙壁112之后，移除轴心图案110，而于基底100上形成多个间隙壁图案120。由于间隙壁112所包含的材料的蚀 刻率不同于轴心图案110，因此本优选实施例可在不影响间隙壁112的轮廓的前提下移除轴心图案110，而于基底100上形成如图2A与图2B所示的间隙壁图案120。另外，间隙壁图案120沿第一方向D1延伸，并沿第二方向D2排列，是以间隙壁图案120于基底100上彼此平行。且如图2A与图2B所示，在移除轴心图案110之后，牺牲层104暴露于各间隙壁图案120之间，且间隙壁图案120之间的间距W₁/W₂彼此相同。由图1至图2B可知，本优选实施例所提供的间隙壁图案120的形成步骤，采用间隙壁影像转移方法(spacer image transfer，SIT)，又称自对准双重图案化方法(self-aligned double patterning，以下简称为SADP)，但并不限于此。

请参阅图3A与图3B。接下来，在基底100上形成一图案化光致抗蚀剂130，且图案化光致抗蚀剂130暴露出部分间隙壁图案120与部分牺牲层104。接下来，进行一区隔处理(differentiating treatment)，举例来说，当牺牲层104为前述的负型光致抗蚀剂时，区隔处理可包含显影制作工艺132。而在进行显影制作工艺132时，牺牲层104会因为曝光而硬化。因此，在显影制作工艺132后，可于牺牲层104内形成多个硬化的负型光致抗蚀剂，而该多个硬化的负型光致抗蚀剂可作为第一阻挡层140。换句话说，本优选实施例于牺牲层104内形成多个第一阻挡层140，且第一阻挡层140包含硬化的负型光致抗蚀剂。另外值得注意的是，图案化光致抗蚀剂130如图3A所示，包含有沿第二方向D2延伸的开口图案，因此第一阻挡层140包含由图案化光致抗蚀剂130转移而得的对应于开口图案的第一图案，故本优选实施例中，第一图案可如图3A所示，沿第二方向D2排列。换句话说，本优选实施例中第一阻挡层140所包含的第一图案的排列方向，更详细地说，由第一阻挡层140组成的第一图案的排列方向与间隙壁图案120的延伸方向垂直，但不限于此。在形成第一阻挡层140之后，移除图案化光致抗蚀剂130。

请参阅图4A与图4B。接下来，在基底100上形成多个第二阻挡层142，第二阻挡层142暴露出至少部分牺牲层104与至少部分第一阻挡层140。第二阻挡层142可包含绝缘材料，在本优选实施例中，第二阻挡层142优选可包含光致抗蚀剂材料。另外，第二阻挡层142包含一第二图案，且如图4A所示，第二图案沿第一方向D1延伸，并沿第二方向D2排列。因此，在本优选实施例中，第一阻挡层140所包含的第一图案与第二阻挡层142所包含的第二图案彼此垂直。另外值得注意的是，第一阻挡层140所包含的第一图 案对应于图案化光致抗蚀剂130的开口图案，而第二阻挡层142所包含的第二图案则为掩模图案。

请参阅图5A与图5B。接下来，进行一蚀刻制作工艺。值得注意的是，在此一蚀刻制作工艺中，间隙壁图案120、第一阻挡层140与第二阻挡层142作为蚀刻掩模，因此，凡是未被间隙壁图案120、第一阻挡层140与第二阻挡层142覆盖保护之处，都于本蚀刻制作工艺中移除。也就是说，在本优选实施例中，移除未被间隙壁图案120、第一阻挡层140与第二阻挡层142覆盖的牺牲层104与硬掩模层102，而于基底100上形成一图案化硬掩模102P。

请参阅图6A与图6B。在形成图案化硬掩模102P之后，移除第一阻挡层140与第二阻挡层142。接下来，利用图案化硬掩模102P作为蚀刻掩模蚀刻基底100，而于基底100内形成多个凹槽100r。换句话说，本优选实施例是于基底100内形成包含上述凹槽100r的开口图案，且该多个开口图案与间隙壁图案120、第一阻挡层140与第二阻挡层142互补。

请参阅图7A与图7B。在蚀刻基底100形成凹槽100r之后，在基底100上形成一材料层(图未示)，例如一金属层，且导电层填满凹槽100r。随后平坦化基底100，移除多余的导电层与图案化硬掩模102P，而于基底100内形成多个目标图案150。然而，熟悉该项技术的人士应知，材料层并不限于金属层。举例来说，当本优选实施例应用于鳍式场效晶体管(FinFET)的制作工艺时，材料层可包含外延层。而在其他半导体制作工艺中，材料层甚至可包含介电材料。

请重新参阅图6A与图7A。由图6A与图7A可知，导电图案150与间隙壁图案120以及图案化硬掩模102P所构成的图案互补。也就是说，本优选实施例所提供的半导体元件的图案的制作方法，可将微细的图案特征拆解至第一阻挡层140、第二阻挡层142与间隙壁图案120，且第一阻挡层140与第二阻挡层142其中之一所包含或所构成的图案的延伸方向与间隙壁图案120延伸方向垂直，因此图案特征中的转折处(如图6A中圆圈E所示)或连接处都可精确地形成，而可避免显影制作工艺中图案圆角化(corner rounding)导致的问题。所以，本优选实施例所提供的制作方法可将半导体制作工艺中所需微细的图案精确的形成在标的膜层上。另外，虽然本优选实施例所提供的制作方法以自对准双重图案化方法为例，但熟悉该技术的人士应知本优选实施例所提供的半导体元件图案的制作方法也可采用自对准四倍 图案化(self-aligned quadruple patterning，SAQP)方法，而不限于此。

请参阅图8A至图12B，图8A至图12B为本发明所提供的半导体结构的制作方法的一第二优选实施例的示意图，其中图8B至图12B分别为图8A至图12A中沿C-C’剖线获得的剖面示意图。如图8A所示，本优选实施例首先提供一基底200，例如一硅基底。然而，本优选实施例所提供的基底200也可依需要包含硅覆绝缘基底或一块硅基底，基底200甚至可包含介电材料，故不限于此。如前所述，本实施例所提供的基底200是指任何用以承载半导体集成电路组成元件的底材。基底200上至少包含一硬掩模层202与一牺牲层204，在本优选实施例中硬掩模层202也可为一金属硬掩模层，举例来说其可包含TiN层，但不限于此。牺牲层204则包含一绝缘材料，在本优选实施例中，牺牲层204可包含氧化硅(silicon oxide，SiO)、氮化硅(silicon nitride，SiN)、碳氧化硅(silicon oxycarbide，SiOC)、氮氧化硅(silicon oxynitride，SiON)、或正型光致抗蚀剂(positive photoresist)，但不限于此。接下来，在基底200上形成多个间隙壁图案220，间隙壁图案220如图8A所示，沿一第一方向D1延伸，并沿一第二方向D2排列，是以间隙壁图案220于基底200上彼此平行。间隙壁图案220的形成步骤可同于第一优选实施例所述，利用SADP方法，在基底200上先形成多个轴心图案(图未示)，随后于轴心图案的侧壁形成间隙壁，并且在移除轴心图案之后即可获得间隙壁图案220。上述步骤以及轴心图案与间隙壁图案220的材料选择可参考第一优选实施例所述，故于此不再赘述。另外，在本优选实施中，间隙壁图案220之间的间距W₁/W₂彼此相同。然而在其他实施例中，如前所述，间距W₁与间距W₂可视需要分别调整。

请继续参阅图8A与图8B。接下来，在基底200上形成一图案化光致抗蚀剂230，图案化光致抗蚀剂230暴露出部分间隙壁图案220与部分牺牲层204。接下来，进行一蚀刻制作工艺232，利用图案化光致抗蚀剂230作为蚀刻掩模，蚀刻并移除暴露出来的部分牺牲层204，而于牺牲层204内形成多个凹槽204r。值得注意的是，在蚀刻制作工艺232之后，硬掩模层202暴露于各凹槽204r的底部。

请参阅图9A与图9B。接下来，移除图案化光致抗蚀剂230，随后进行一氧化制作工艺，例如利用一具有含氧气体的等离子体处理进行氧化制作工艺，使得暴露于凹槽204r底部的硬掩模层202氧化，而于各凹槽204r内分 别形成一氮氧化钛(titanium oxynitride，TiOXNY)层。值得注意的是，此一硬掩模层的氧化物可作为第一阻挡层240。换句话说，本优选实施例是于牺牲层204内，尤其是凹槽204r内，形成多个第一阻挡层240，且第一阻挡层240包含硬掩模层的氧化物，如氮氧化钛。请同时参阅图8A与图9A，另外值得注意的是，图案化光致抗蚀剂230如图9A所示，包含有沿第二方向D2延伸的开口图案，因此第一阻挡层240包含由图案化光致抗蚀剂230转移而得的对应于开口图案的第一图案，故在本优选实施例中，第一图案可如图8A与图9A所示，沿第二方向D2排列。换句话说，本优选实施例中第一阻挡层240的排列方向，即第一阻挡层240所组成的第一图案的排列方向与间隙壁图案220的延伸方向垂直，但不限于此。在形成第一阻挡层240之后，移除图案化光致抗蚀剂230。

请参阅图10A与图10B。接下来，在基底200上形成一第二阻挡层242，第二阻挡层242暴露出至少部分牺牲层204与至少部分第一阻挡层240。第二阻挡层242可包含绝缘材料，在本优选实施例中，第二阻挡层242优选可包含光致抗蚀剂材料。另外，第二阻挡层242包含一第二图案，且如图10A所示，第二图案沿第一方向D1延伸，并沿第二方向D2排列。因此，在本优选实施例中，第一阻挡层240所包含的第一图案与第二阻挡层242所包含的第二图案彼此垂直。另外值得注意的是，第一阻挡层240所包含的第一图案对应于图案化光致抗蚀剂230的开口图案，而第二阻挡层242所包含的第二图案则为掩模图案。

请参阅图11A与图11B。接下来，进行一蚀刻制作工艺。值得注意的是，在此一蚀刻制作工艺中，间隙壁图案220、第一阻挡层240与第二阻挡层242作为蚀刻掩模，因此，凡是未被间隙壁图案220、第一阻挡层240与第二阻挡层242覆盖保护之处，都于本蚀刻制作工艺中移除。也就是说，在本优选实施例中，移除未被间隙壁图案220、第一阻挡层240与第二阻挡层242覆盖的牺牲层204与硬掩模层202，而于基底200上形成一图案化硬掩模202P。

请参阅图12A与图12B。在形成图案化硬掩模202P之后，移除第一阻挡层240与第二阻挡层242。接下来，利用图案化硬掩模202P作为蚀刻掩模蚀刻基底200，而于基底200内形成多个凹槽200r。换句话说，本优选实施例于基底200内形成包含上述凹槽200r的开口图案，且该多个开口图案与间隙壁图案220、第一阻挡层240与第二阻挡层242互补。在蚀刻基底200 形成凹槽200r之后，在基底200上形成一导电层(图未示)，例如一金属层，且导电层填满凹槽200r。随后平坦化基底200，移除多余的导电层与图案化硬掩模202P，而于基底200内形成多个导电图案(图未示)。上述形成导电图案的步骤可参阅第一优选实施例所述，故于此不再赘述。

根据本优选实施例所提供的半导体元件图案的制作方法，可将微细的图案特征拆解至第一阻挡层240、第二阻挡层242与间隙壁图案220，且第一阻挡层240与第二阻挡层242其中之一所包含或所构成的图案的延伸方向与间隙壁图案220延伸方向垂直，因此图案特征中的微小转折处或连接处都可精确地形成，而可避免显影制作工艺中图案圆角化导致的问题。是以，本优选实施例可将微细的半导体制作工艺所需图案精确的形成在所须的膜层上。另外，虽然本优选实施例所提供的方法以自对准双重图案化方法为例，但熟悉该技术的人士应知本优选实施例所提供的半导体元件图案的制作方法也可采用自对准四倍图案化方法，而不限于此。

综上所述，根据本发明所提供的半导体元件图案的制作方法，将所欲形成的图案特征或与所欲形成的图案特征互补的图案拆解至间隙壁图案、该多个第一阻挡层与该多个第二阻挡层，并利用该间隙壁图案、该多个第一阻挡层与该多个第二阻挡层图案化该硬掩模层，而获得该图案化硬掩模。更重要的是，该图案化硬掩模包含了由该间隙壁图案、该多个第一阻挡层与该多个第二阻挡层组成的图案，也就是目标的特征图案，或与目标特征互补的图案。因此，本发明所提供的半导体元件图案的制作方法，可精确地描绘并形成所需的细微特征图案，确保制作工艺的良率。另外，在本发明所提供的优选实施例中，半导体元件图案包含集成电路所需的导电图案，但熟悉该项技术的人士应知，本发明所提供的半导体元件图案的制作方法可用制作半导体制作工艺中其他的膜层所需的图案。举例来说，本发明所提供的制作方法可用以制作鳍式场效晶体管(FinFET)所需的鳍片结构图案。也就是说，本发明所提供的制作方法可采用多重图案化方法，例如自对准双重图案化(SADP)方法、自对准四倍图案化(SAQP)方法，且可精确地制作半导体制成中任何膜层所需的细微图案，确保半导体元件的图案特征确实地被建构出来，而增进产品良率。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。