半导体元件以及其制作方法与流程

本发明涉及一种半导体元件以及其制作方法，尤其是涉及一种以一个存储栅极与两个电荷存储结构对应设置以提升单元密度的半导体元件以及其制作方法。

背景技术：

半导体存储器为电脑或电子产品中用于存储数据的半导体元件，其可概分为挥发性存储器(volatile)与非挥发性存储器，其中非挥发性存储器由于具有不因电源供应中断而造成存储数据遗失的特性，而被广泛地使用。作为非挥发性存储器的其中一种，SONOS存储器结构主要是具有一氮化物层，夹设于两层氧化物层之间，此一氮化物层作为电子或电动的电荷捕捉层(charge trap layer)，而设置此一电荷捕捉层上下的两层氧化物层则分别作为一电荷穿遂层(charge tunnel layer)与电荷阻挡层(charge block layer)。此一作为信息存储主要元件的氧化物-氮化物-氧化物(oxide-nitride-oxide，以下简称为ONO)结构设置于半导体基板上，且其上可设置一浮动(floating)硅栅极，是以被称作为一SONOS存储器。

然而，随着电脑微处理器的功能越来越强大，对大容量且低成本的存储器的需求也越来越高。为了满足此一趋势以及半导体科技对高集成度持续的挑战，存储器结构愈趋微缩，而存储器结构的制作工艺愈趋复杂。因此，如何通过设计上的改变来有效地提升集成度与电性表现，一直是相关业界所努力的目标。

技术实现要素：

本发明提供了一种半导体元件以及其制作方法，利用使存储栅极与源极区重叠设置并互相绝缘，且使存储栅极同时连接两个电荷存储结构，由此达到缩小元件尺寸以及进而提升元件集成度的目的。

根据本发明的一实施例，本发明提供了一种半导体元件的制作方法包括 下列步骤。在一半导体基底的一存储器区上形成多个选择栅极。在两相邻的选择栅极之间形成两电荷存储结构。在半导体基底中形成一源极区，且源极区形成于两相邻的选择栅极之间。形成一绝缘块，且绝缘块形成于两电荷存储结构之间以及源极区上。在绝缘块上形成一存储栅极，且存储栅极与两电荷存储结构连接。

根据本发明的一实施例，本发明还提供了一种半导体元件，包括一半导体基底、多个选择栅极、两电荷存储结构、一源极区、一绝缘块以及一存储栅极。半导体基底具有一存储器区。选择栅极设置于半导体基底的存储器区上。两电荷存储结构设置于两相邻的选择栅极之间。源极区设置于半导体基底中且设置于两相邻的选择栅极之间。绝缘块设置于源极区上且设置于两电荷存储结构之间。存储栅极设置于绝缘块上，且存储栅极与两电荷存储结构连接。

附图说明

图1至图17为本发明第一实施例的半导体元件的制作方法示意图，其中

图2为图1之后的制作方法示意图；

图3为图2之后的制作方法示意图；

图4为图3之后的制作方法示意图；

图5为图4之后的制作方法示意图；

图6为图5之后的制作方法示意图；

图7为图6之后的制作方法示意图；

图8为图7之后的制作方法示意图；

图9为图8之后的制作方法示意图；

图10为图9之后的制作方法示意图；

图11为图10之后的制作方法示意图；

图12为图11之后的制作方法示意图；

图13为图12之后的制作方法示意图；

图14为图13之后的制作方法示意图；

图15为图14之后的制作方法示意图；

图16为图15之后的制作方法示意图；

图17为图16之后的制作方法示意图；

图18为本发明第二实施例的半导体元件的示意图；

图19为本发明第三实施例的半导体元件的示意图；

图20为本发明第四实施例的半导体元件的示意图；

图21为本发明第五实施例的半导体元件的示意图；

图22为本发明第六实施例的半导体元件的示意图。

主要元件符号说明

10 半导体基底

11 浅沟隔离

21 栅极介电层

22 多晶硅材料

23 第一掩模

31 第一氧化物层

32 氮化物层

33 第一间隙壁

34 第二氧化物层

35 绝缘块

39 电荷存储结构

41 介面层

42 高介电常数介电层

42U U型高介电常数结构

43 阻障层

51 多晶硅层

52 第二掩模

53 第三掩模

55 漏极区

55A 源极/漏极区

56 第二间隙壁

57 第三间隙壁

61 自对准硅化物

62 第一硅化物

63 第二硅化物

71 蚀刻停止层

72 第一层间介电层

80 金属导电材料

91 第二层间介电层

92 接触插塞

101-106 半导体元件

D1 水平方向

D2 垂直方向

DG 虚置栅极

G 金属栅极

MG 存储栅极

R1 存储器区

R2 逻辑区

SG 选择栅极

SL 源极区

具体实施方式

请参阅图1至图17。图1至图17所绘示为本发明第一实施例的半导体元件的制作方法示意图。本实施例的半导体元件的制作方法包括下列步骤。首先，如图1所示，在一半导体基底10的一存储器区R1上形成多个选择栅极SG。本实施例的半导体基底10可包括硅基底(silicon substrate)、外延硅基底(epitaxial silicon substrate)、硅锗半导体基底(silicon germanium substrate)、碳化硅基底(silicon carbide substrate)或硅覆绝缘(silicon-on-insulator,SOI)基底等，但并不以此为限。此外，半导体基底10可具有上述的存储器区R1以及逻辑区R2，分别用以形成存储器单元以及逻辑单元，且存储器区R1与逻辑区R2之间可通过于半导体基底10中形成的浅沟隔离11提供隔离效果。本实施例的选择栅极SG可由多晶硅材料22形成，更明确地说，可于半导体基底10上依序形成一栅极介电层21以及多晶硅材料22，再通过第一掩模23对多晶硅材料22与栅极介电层21进行图案化制作工艺而形成选择栅极SG，但本发明并不以此为限。在本发明的其他实施例中，也可视需要以其他 导电材料或/及其他制作工艺方式来形成选择栅极SG。

接着，如图1至图4所示，在一水平方向D1上两相邻的选择栅极SG之间形成两电荷存储结构39。本实施例的电荷存储结构39的制作方法可包括但不限于下列步骤，首先，如图1所示，共形地(conformally)形成一第一氧化物层31以及一氮化物层32。第一氧化物层31共形地形成于半导体基底10、选择栅极SG以及第一掩模23上，而氮化物层32共形成于第一氧化物层31上。接着，如图2所示，在各选择栅极SG的侧壁上的氮化物层32上形成第一间隙壁33，然后利用一掩模(未绘示)移除两相邻的选择栅极SG之间以及两相邻的第一间隙壁33之间的部分氮化物层32并通过例如一离子注入制作工艺于半导体基底10中形成一源极区SL，并可于源极区SL形成之后将此掩模移除。源极区SL可包括例如源极线或其他形状的源极区。源极区SL形成于两相邻的选择栅极SG之间，且源极区SL可对应两相邻的选择栅极SG之间未被氮化物层32覆盖的区域，但并不以此为限。然后，如图2至图3所示，将第一间隙壁33以及位于源极区SL上的第一氧化物层31移除，再通过一氧化制作工艺形成一第二氧化物层34以及一绝缘块35。第二氧化物层34共形地形成于氮化物层32上，而绝缘块35形成于两电荷存储结构39之间且形成于源极区SL上。由于进行氧化制作工艺时暴露出的源极区SL与氮化物层32的材料差异等因素，故在进行上述氧化制作工艺时，源极区SL上的氧化速率会比其他氮化物层32上的氧化速率快，故所形成的绝缘块35会具有比第二氧化物层34厚的厚度。换句话说，本实施例的第二氧化物层34以及绝缘块35由同一氧化制作工艺所形成，且绝缘块35可自对准地(self-aligned)形成于源极区SL上，但本发明并不以此为限。在本发明的其他实施例中，也可视需要以不同的制作工艺分别形成第二氧化物层34与绝缘块35。

然后，如图4所示，利用一掩模(未绘示)移除部分的第一氧化物层31、氮化物层32以及第二氧化物层34，而于两相邻的选择栅极SG之间形成两电荷存储结构39，并于电荷存储结构39形成之后将此掩模移除。各电荷存储结构39由剩余的第一氧化物层31、氮化物层32以及第二氧化物层34所构成。两电荷存储结构39于水平方向D1上分别位于绝缘块35的两侧，且各电荷存储结构39可于一与水平方向D1正交的垂直方向D2上部分覆盖第一掩模23，但并不以此为限。在本实施例中，第一氧化物层31、第二氧化 物层34以及绝缘块35可由氧化硅所形成，氮化物层32可由氮化硅所形成，而电荷存储结构39可被视为一氧化物-氮化物-氧化物(oxide-nitride-oxide，ONO)结构，但并不以此为限。在本发明的其他实施例中，也可视需要以其他适合的材料或/及结构形成电荷存储结构39。

接着，如图5所示，在半导体基底10的逻辑区R2以及存储器区R1上形成一介面层41、一高介电常数介电层42以及一阻障层43。阻障层43形成于高介电常数介电层42上，且部分的高介电常数介电层42以及部分的阻障层43形成于两相邻的选择栅极SG之间。高介电常数介电层42可选自氧化铪(hafnium oxide,HfO₂)、硅酸铪氧化合物(hafnium silicon oxide,HfSiO₄)、硅酸铪氮氧化合物(hafnium silicon oxynitride,HfSiON)、氧化铝(aluminum oxide,Al₂O₃)、氧化镧(lanthanum oxide,La₂O₃)、氧化钽(tantalum oxide,Ta₂O₅)、氧化钇(yttrium oxide,Y₂O₃)、氧化锆(zirconium oxide,ZrO₂)、钛酸锶(strontium titanate oxide,SrTiO₃)、硅酸锆氧化合物(zirconium silicon oxide，ZrSiO₄)、锆酸铪(hafnium zirconium oxide,HfZrO₄)、锶铋钽氧化物(strontium bismuth tantalate,SrBi₂Ta₂O₉,SBT)、锆钛酸铅(lead zirconate titanate,PbZr_xTi_1-xO₃,PZT)与钛酸钡锶(barium strontium titanate,Ba_xSr_1-xTiO₃,BST)所组成的群组，而阻障层43可包括镍(nickel，Ni)、钛(titanium，Ti)、氮化钛(titanium nitride，TiN)、钽(tantalum，Ta)、氮化钽(Tantalum nitride，TaN)、氧化铝钛(titanium aluminum oxide，TiAlO)或其他适合的单层或多层叠层结构。

之后，如图6至图7所示，可通过一掩模(未绘示)移除两相邻的选择栅极SG之间的部分的位于源极区SL上方的高介电常数介电层42与阻障层43，并于此掩模移除之后在存储器区R1以及逻辑区R2上形成一多晶硅层51，逻辑区R2上的多晶硅层51可用以于后续制作工艺中形成虚置栅极(图6与图7未绘示)，而存储器区R1上的多晶硅层51部分填入两相邻的选择栅极SG之间的空间中，用以于两相邻的选择栅极SG之间的绝缘块35上形成一存储栅极(图6与图7未绘示，也可称为控制栅极，control gate)。此外，如图7至图10所示，为了控制于存储器区R1上的多晶硅层51与逻辑区R2上的多晶硅层51的高度接近一致，本实施例的制作方法可包括但不限于下列步骤，首先，如图7所示，在逻辑区R2的多晶硅层51上形成一第二掩模52，并于第二掩模上52以及存储器区R1的多晶硅层51上再形成另一层多晶硅层51(当作牺牲层)。接着，如图8所示，先进行一平坦化制作工艺例如 化学机械研磨(chemical mechanical polish，CMP)制作工艺移除部分的多晶硅层51或/及第二掩模52以及位于第一掩模23上的电荷存储结构39、介面层41、高介电常数介电层42或/及阻障层43，用以使第二掩模52的上表面与存储器区R1上的多晶硅层51的上表面大致齐平。于上述的平坦化制作工艺后，先于第二掩模52上形成一第三掩模53，再如图8至图9所示进行一蚀刻选择比较低的蚀刻制作工艺，用以使逻辑区R2的多晶硅层51与存储器区R1的多晶硅层51大体上等高，并将第二掩模52与第三掩模53移除。

然后，如图10所示，利用一掩模(未绘示)移除部分的多晶硅层51、高介电常数介电层42与阻障层43，而于半导体基底10的逻辑区R2上形成一虚置栅极DG，且于半导体基底10的存储器区R1上形成一存储栅极MG，然后将此掩模移除。本实施例的虚置栅极DG以及存储栅极MG由同一个多晶硅层(例如本实施例的多晶硅层51)所形成，由此达到制作工艺整合与简化的效果，但并不以此为限。在本发明的其他实施例中，也可视需要以不同材料或/及其他制作工艺方式来形成虚置栅极DG与存储栅极MG。本实施例的存储栅极MG形成于两相邻的选择栅极SG之间且位于绝缘块35上，此外存储栅极MG与两相邻的选择栅极SG之间的两电荷存储结构39连接，故存储栅极MG可分别与两相邻的选择栅极SG搭配以分别控制两电荷存储结构39。换句话说，两相邻的选择栅极SG与对应的电荷存储结构39可共用一个存储栅极MG与源极区SL，由此达到缩小元件尺寸以及进而提升元件集成度的目的。此外，本实施例的电荷存储结构39的剖面形状优选可包括一L形结构，而存储栅极MG可与两个电荷存储结构39于水平方向D1以及垂直方向D2均部分重叠，但并不以此为限。在本实施例中，部分的高介电常数介电层42与阻障层43会于第一方向D1上夹设于存储栅极MG与电荷存储结构39，但并不以此为限。

如图11所示，本实施例的制作方法可还包括于存储栅极MG对应的两选择栅极SG的相对外侧的半导体基底10中以及虚置栅极DG两侧的半导体基底10中分别形成轻掺杂区(未绘示)、漏极区55与源极/漏极区55A，并于两选择栅极SG的相对外侧以及虚置栅极DG的两侧形成第二间隙壁56以及第三间隙壁57。然后，如图12所示，利用一掩模(未绘示)对存储栅极MG进行一掘入制作工艺，以移除部分的存储栅极MG而使存储栅极MG的高度下降，并于掘入制作工艺之后将此掩模移除。如图13所示，本实施例的制 作方法也可选择性地包括移除部分的选择栅极SG而使特定区域的选择栅极SG的高度下降，用以定义出后续形成与选择栅极SG连接的接触结构的对应区域，但并不以此为限。接着，如图14所示，在上述的掘入制作工艺之后，可于存储栅极MG与至少部分的选择栅极SG上分别形成一自对准硅化物(self-aligned silicide，salicide)61，并于存储栅极MG对应的两选择栅极SG的相对外侧的半导体基底10中形成第一硅化物62，且于虚置栅极DG两侧的半导体基底10中形成第二硅化物63。自对准硅化物61、第一硅化物62与第二硅化物63可分别包括金属硅化物而可一并形成，但本发明并不以此为限。在本发明的其他实施例中也可视需要以不同材料或/及制作工艺分别形成自对准硅化物61、第一硅化物62与第二硅化物63。

然后，如图15所示，在半导体基底10的存储器区R1以及逻辑区R2上形成一蚀刻停止层71以及一第一层间介电层72，并进行一平坦化制作工艺，用以使逻辑区R2的虚置栅极DG被暴露出。接着，如图15至图16所示，将逻辑区R2的虚置栅极DG移除并以一金属栅极G取代虚置栅极DG，而此移除虚置栅极DG并以金属栅极G取代虚置栅极DG的方法可包括一替换性金属栅极(replacement metal gate，RMG)制作工艺，但并不以此为限。金属栅极G可包括一金属导电材料80以及对应的功函数层(未绘示)。在本实施例中，由于高介电常数介电层42于虚置栅极DG被移除之前形成，故可被视为一先high-k(high-k first)制作工艺，但本发明并不以此为限。在本发明的其他实施例中也可视需要选择性地搭配后high-k(high-k last)制作工艺。之后，如图17所示，形成一第二层间介电层91覆盖存储器区R1以及逻辑区R2，并形成多个接触插塞92贯穿第二层间介电层91以及对应的其他材料层而分别与存储栅极MG、选择栅极SG、漏极区55、源极/漏极区55A形成电连接。经由上述制作方法，即可获得如图17所示的半导体元件101。

如图17所示，本实施例的半导体元件101包括半导体基底10、多个选择栅极SG、两电荷存储结构39、源极区SL、绝缘块35以及存储栅极MG。半导体基底10具有存储器区R1。选择栅极SG设置于半导体基底10的存储器区R1上。两电荷存储结构39设置于两相邻的选择栅极SG之间。源极区SL设置于半导体基底10中且设置于两相邻的选择栅极SG之间。绝缘块35设置于源极区SL上且设置于两电荷存储结构39之间。存储栅极MG设置于绝缘块35上，且存储栅极MG与两电荷存储结构39连接。各电荷存储结构 39包括第一氧化物层31、氮化物层32以及第二氧化物层34。氮化物层32设置于第一氧化物层31上，且第二氧化物层34设置于氮化物层32上。此外，半导体元件101可还包括高介电常数介电层42以及阻障层43设置于半导体基底10的存储器区R1以及逻辑区R2上，而阻障层43设置于高介电常数介电层42上。

在本实施例的制作方式下，部分的高介电常数介电层42以及部分的阻障层43设置于两相邻的选择栅极SG之间，且至少部分的高介电常数介电层42以及至少部分的阻障层43设置于存储栅极MG与电荷存储结构39之间，但本发明并不以此为限。在本发明的其他实施例中，也可视需要将两相邻的选择栅极SG之间的高介电常数介电层42与阻障层43完全移除。在本实施例中，存储栅极MG以及选择栅极SG可由多晶硅所构成，而在此状况下，半导体元件101可还包括自对准硅化物61设置于存储栅极MG以及至少一个选择栅极SG上，用以使对应的接触插塞92可有效地形成电连接。本实施例的半导体元件101中的各部件的材料特性与技术特征以于上述的制作方法中说明，故在此并不再赘述。值得说明的是，在本实施例的半导体元件101中，由于存储栅极MG与源极区SL同时对应两个电荷存储结构39以及两个选择栅极SG，故可由此达到缩小元件尺寸以及提升元件集成度的目的。此外，由于存储栅极MG与源极区SL于垂直方向D2上重叠，故需于存储栅极MG与源极区SL之间设置绝缘块35进行隔离，而绝缘块35可与电荷存储结构39中的第二氧化物层34经由同一氧化制作工艺而形成，由此达到进一步简化制作工艺的效果。

下文将针对本发明的不同实施例进行说明，且为简化说明，以下说明主要针对各实施例不同的部分进行详述，而不再对相同的部分作重复赘述。此外，本发明的各实施例中相同的元件以相同的标号进行标示，用以方便在各实施例间互相对照。

请参阅图18。图18所绘示为本发明第二实施例的半导体元件102的示意图。如图18所示，与上述第一实施例不同的地方在于，在半导体元件102的制作方法中，高介电常数介电层42以及阻障层43于虚置栅极(图18未绘示)被移除之后形成，故可被视为一high-k last制作工艺。因此，位于逻辑区R2上的高介电常数介电层42以及至少部分的位于存储器区R1上的高介电常数介电层42可分别包括一U型高介电常数结构42U。此外，在本实施例 中，存储栅极MG以及逻辑区R2的金属栅极G可由上述第一实施例的替换性金属栅极制作工艺所形成，故本实施例的存储栅极MG也可包括金属导电材料80，而存储栅极MG的金属导电材料80被存储器区R1的U型高介电常数结构42U围绕，且金属栅极G的金属导电材料80被逻辑区R2的U型高介电常数结构42U围绕。

请参阅图19。图19所绘示为本发明第三实施例的半导体元件103的示意图。如图19所示，与上述第二实施例不同的地方在于，本实施例的高介电常数介电层42于虚置栅极(图19未绘示)被移除之前形成，但存储栅极MG以及逻辑区R2的金属栅极G可由上述第一实施例的替换性金属栅极制作工艺所形成，故本实施例的存储栅极MG可包括金属导电材料80。

请参阅图20。图20所绘示为本发明第四实施例的半导体元件104的示意图。如图20所示，与上述第二实施例不同的地方在于，本实施例的选择栅极SG以及逻辑区R2的金属栅极G由上述第一实施例的替换性金属栅极制作工艺所形成，故选择栅极SG包括金属导电材料80，且选择栅极SG的金属导电材料80被存储器区R1的U型高介电常数结构42U围绕。换句话说，本实施例的半导体元件104的存储器区R1的选择栅极SG也可包括金属栅极结构，由此可避免当使用多晶硅材料形成选择栅极SG时可能发生的空乏效应与穿隧效应，对于存储器元件的尺寸微缩上有正面的帮助。

请参阅图21。图21所绘示为本发明第五实施例的半导体元件105的示意图。如图21所示，与上述第四实施例不同的地方在于，本实施例的存储栅极MG、选择栅极SG以及逻辑区R2的金属栅极G可均由上述第一实施例的替换性金属栅极制作工艺所形成，故存储栅极MG与选择栅极SG可分别包括金属导电材料80，且选择栅极SG的金属导电材料80以及存储栅极MG的金属导电材料80也可分别被存储器区R1的U型高介电常数结构42U围绕。

请参阅图22。图22所绘示为本发明第六实施例的半导体元件106的示意图。如图22所示，与上述第五实施例不同的地方在于，本实施例的两电荷存储结构39之间可不具有高介电常数介电层42与阻障层43，故存储栅极MG可直接与对应的两电荷存储结构39接触。

综上所述，本发明的半导体元件以及其制作方法是将存储栅极与源极区重叠设置并互相绝缘，并将存储栅极同时连接两个电荷存储结构，由此达到 缩小元件尺寸以及进而提升元件集成度的目的。此外，用以隔离存储栅极与源极区的置绝缘块可与电荷存储结构中的第二氧化物层经由同一氧化制作工艺而一起形成，由此达到进一步简化制作工艺的效果。本发明的存储器区的存储栅极或/及选择栅极也可视需要与逻辑区的金属栅极以同一个替换性金属栅极制作工艺，由此达到简化制作工艺以及提升元件性能等效果。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。