本发明涉及nand存储器件及其制造领域，特别涉及一种3dnand存储器件的制造方法。
背景技术：
nand闪存是一种比硬盘驱动器更好的存储设备，随着人们追求功耗低、质量轻和性能佳的非易失存储产品，在电子产品中得到了广泛的应用。目前，平面结构的nand闪存已近实际扩展的极限，为了进一步的提高存储容量，降低每比特的存储成本，提出了3d结构的nand存储器。
在3dnand存储器结构中，采用垂直堆叠多层数据存储单元的方式，实现堆叠式的3dnand存储器结构。参考图1，在形成3dnand存储器时，首先，在衬底100上形成氮化硅(sin)层1101和氧化硅(sio2)层1102的堆叠层110；而后，在堆叠层110中形成沟道孔(channelhole)120，在沟道孔的底部通过选择性外延生长(selectiveepitaxialgrowth)原位生长外延硅结构130，通常该结构130被称作seg，而后在外延硅结构130之上形成存储区，该外延结构用于存储区与衬底中的公共有源区连接。
为了外延生长工艺的进行，在外延生长该外延硅结构130之前，需要通过清洗工艺去除沟道孔底部的原生氧化物(nativeoxide)以及刻蚀工艺在沟道孔底部残留的碎晶，在此过程中，会导致沟道孔内堆叠层中氧化硅层的损失，造成氧化硅的凹陷，同时，由于沟道孔的孔深较深，难以干净的去除底部的残留，这会影响外延生长的进行或者导致底部空洞等质量问题，而过度的刻蚀又会导致沟道孔底部尺寸过大，影响器件的性能。
技术实现要素：
有鉴于此，本发明的目的在于提供一种3dnand存储器件的制造方法，形成替代外延结构的凸台，避免氧化硅层凹陷以及外延结构质量缺陷的问题。
为实现上述目的，本发明有如下技术方案：
一种3dnand存储器件的制造方法，包括：
提供衬底，所述衬底中形成有公共有源区；
刻蚀所述公共有源区所在的衬底，以形成凸台；
在所述凸台两侧形成氧化物的填充层；
在所述凸台上形成氮化硅层与氧化硅层交替层叠的堆叠层；
刻蚀所述堆叠层，在对应于凸台的区域上形成沟道孔，所述沟道孔暴露凸台表面，所述沟道孔用于形成存储区。
可选地，所述衬底包括外围电路区域和核心存储区域，所述公共有源区位于核心存储区域，所述外围电路区域上形成有cmos器件，所述外围电路区域的cmos器件之上形成有覆盖层。
可选地，所述外围电路区域包括第一区域和第二区域，所述第一区域和第二区域上的cmos器件的栅介质层的厚度不同。
可选地，所述外围电路区域的衬底低于所述核心存储区域的衬底。
可选地，形成所述覆盖层，包括：
在外围电路区域形成cmos器件之后，进行覆盖层的淀积；
通过刻蚀去除所述核心存储区域上的覆盖层。
可选地，所述外围电路区域的沟槽隔离与所述核心存储区域的沟槽隔离一同形成，具体包括：
在所述衬底上形成掩膜层；
以掩膜层为掩蔽进行刻蚀，在所述外围电路区域和所述核心存储区域上形成沟槽；
淀积隔离材料，所述隔离材料覆盖所述外围电路区域和所述核心存储区域；
利用化学机械研磨工艺，去除所述核心存储区域掩膜层上的隔离材料；
利用刻蚀工艺，去除所述外围电路区域掩膜层上的隔离材料；
去除掩膜层。
可选地，在所述凸台两侧形成氧化物的填充层，包括：
淀积氧化物材料，所述氧化物材料覆盖所述外围电路区域和所述核心存储区域；
进行化学机械研磨，以在所述凸台两侧形成氧化物的填充层。
可选地，在形成填充层的步骤中，进行化学机械研磨之后，所述凸台的表面仍覆盖有一定厚度的氧化物材料。
可选地，还包括：在所述沟道孔中形成存储区；去除所述堆叠层中的氮化硅层，并形成替代氮化硅层的金属层。
此外，本发明还提供一种3dnand存储器件，包括：
衬底，衬底中设置有公共有源区；
所述衬底中的凹陷区，凹陷区包括凸台以及凸台两侧的填充层，所述凸台通过刻蚀公共有源区所在的衬底形成；
所述凹陷区上的堆叠层，所述堆叠层包括交替层叠的金属层和氧化硅层；
所述堆叠层中的沟道孔，所述沟道孔位于凸台之上；
所述凸台上、沟道孔中的存储区。
本发明实施例提供的3dnand存储器件的制造方法，通过刻蚀衬底形成凸台，而后，在形成堆叠层以及沟道孔，形成的沟道孔的位置对应于凸台的区域，沟道孔用于形成存储区，凸台起到了连接存储区和公共有源区的作用。这样，提供了一种无需外延生长获得外延结构的制造方法，无需在刻蚀沟道孔之后，在沟道孔的底部外延生长出外延结构，从而，避免氧化硅层凹陷以及外延结构质量缺陷的问题。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示出了采用现有技术的方法形成3dnand器件的结构示意图；
图2示出了根据本发明实施例提供的3dnand存储器件的制造方法的流程图；
图3-16示出了根据本发明实施例的制造方法形成3dnand存储器件的过程中的剖面结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
正如背景技术中的描述，在现有技术中，在沟道孔底部通过外延生长原位生长获得外延结构，而在外延生长之前，需要进行酸洗工艺，目的是去除沟道孔底部的原生氧化物以及沟道孔底部的碎晶，在此过程中，会导致沟道孔内氧化物层的凹陷以及外延结构质量等问题，影响器件的性能。
为此，本发明提供了一种3dnand存储器件的制造方法，参考图2所示，包括：
s01，提供衬底，所述衬底上形成有公共有源区；
s02，刻蚀所述公共有源区所在的衬底，以形成凸台；
s03，在所述凸台两侧形成氧化物的填充层；
s04，在所述凸台上形成氮化硅层与氧化硅层交替层叠的堆叠层；
s05，刻蚀所述堆叠层，在对应于所凸台的区域形成沟道孔，所述沟道孔暴露凸台表面，所述沟道孔用于形成存储区。
该方法在形成沟道孔之前，通过刻蚀衬底形成了凸台，该凸台替代了现有工艺中的外延结构，起到连接存储区和衬底中公共有源区的作用，是一种无需外延工艺的3dnand存储器件的制造方法，由于无需在刻蚀沟道孔之后，在沟道孔的底部外延生长出外延结构，从而，避免氧化硅层凹陷以及外延结构质量缺陷的问题，提供了高质量的连接结构。
该制造方法可以应用于独立进行3dnand器件制造的工艺中，也可以应用于nand存储器件与外围电路器件一同集成的工艺中。独立进行3dnand器件制造的工艺，是指nand存储器件不与外围电路一起集成制造，nand存储器件与外围电路分别在不同的晶片上制造，而后这两个晶片键合连接在一起。nand存储器件与外围电路器件一同集成的工艺，是指存储电路和外围电路在一套工艺中集成在同一片晶片上。
为了更好地理解本发明的技术方案和技术效果，以下将结合流程图和附图3-16对nand存储器件与外围电路器件一同集成的实施例进行详细的描述。
在步骤s01，提供衬底100，所述衬底100包括外围电路区域1001和核心存储区域1002，所述外围电路区域1001上形成有cmos器件，所述核心存储区域1002的衬底中形成有公共有源区204，参考图10所示。
在本发明实施例中衬底100为半导体衬底，例如可以为si衬底、ge衬底、sige衬底、soi(绝缘体上硅，silicononinsulator)或goi(绝缘体上锗，germaniumoninsulator)等。在其他实施例中，所述半导体衬底还可以为包括其他元素半导体或化合物半导体的衬底，例如gaas、inp或sic等，还可以为叠层结构，例如si/sige等，还可以其他外延结构，例如sgoi(绝缘体上锗硅)等。在本实施例中，所述衬底100为体硅衬底。
其中，核心存储区域1002为用于形成存储器件的区域，在该区域的衬底中形成了公共有源区204，该公共有源区204为存储器件的公共源极区。外围电路区域1001为用于形成存储区外围电路的区域，外围电路由cmos(complementarymetaloxidesemiconductor)器件组成，外围电路中的cmos器件可以包括多种电压的器件。
在存储器件和外围电路器件集成的实施例中，在形成外围电路器件之后，通过覆盖层130将外围电路覆盖起来，参考图11所示，避免存储器件制造过程中对外围电路器件造成影响，进而再进行存储器件的制造，存储器件的主要结构都在外围电路器件制造完成之后进行，仅一些结构可以与外围电路中的结构的工艺一同集成，例如存储器件中的公共有源区以及隔离沟槽。
另外，考虑到整个工艺的可集成性，本发明优选实施例中，衬底100被分为高低不同的两部分区域，外围电路器件集成在衬底的较低的区域1001上，而存储器件集成在衬底的较高区域1002上。
为了便于理解，以下将对形成外围电路的具体实施例进行详细的介绍。
在步骤s101，对外围电路区域1001的衬底100进行刻蚀，以使得外围电路区域1001的衬底100低于核心存储区域1002的衬底100，参考图3所示。
可以在核心存储区域上覆盖掩膜层，而后，在掩膜层掩蔽下，刻蚀去除部分厚度的衬底，而后，去除掩膜层，从而，使得外围电路区域1001的衬底低于核心存储区域1002的衬底，去除的厚度，可以根据外围电路区域的具体设计来确定。
在本实施例中，外围电路区域1001包括两个区域，即第一区域10011和第二区域10012，分别用于形成不同工作电压的器件，每个区域中包括n型和p型器件，在具体的示例中，第一区域10011用于形成高压器件，第二区域10012用于形成低压器件，高压和低压是相对而言的，高压器件的工作电压高于低压器件的工作电压。
在形成隔离沟槽之前，可以先在衬底表面上形成阻挡层102，该阻挡层102可以通过热氧化工艺来形成，该阻挡层102用于保护衬底100表面。之后，可以先进行第一区域10011的阱掺杂，即高压阱掺杂，掺杂同时，可以在核心存储区域1002形成公共有源区204，参考图4所示。在具体的应用中，可以通过多次掺杂来分别形成nmos和pmos区域的阱区104，公共有源区可以在进行高压p型阱掺杂(hvpw)和高压n型阱掺杂(hvnw)掺杂时形成。
在步骤s102，在外围电路区域的衬底中形成隔离沟槽112，以及在核心存储区域的衬底中形成隔离沟槽212，参考图8所示。
在本实施例中，外围电路区域的隔离沟槽112和核心存储区域的隔离沟槽212同时形成，外围电路区域中的隔离沟槽112将各cmos器件隔离开，核心存储区域中的隔离沟槽212将不同的公共有源区隔离开。
具体的，首先，在衬底100上形成掩膜层106，参考图5所示。
掩膜层106可以为多层结构的硬掩膜，可以通过沉积氮化硅和氧化硅叠层的硬掩膜层，而后通过光刻工艺，对硬掩膜层进行图案化，来形成掩膜层106。
而后，以掩膜层106为掩蔽进行刻蚀，在所述外围电路区域形成沟槽108、以及在所述核心存储区域上形成沟槽208，参考图5所示。
可以利用刻蚀工艺，例如反应离子刻蚀(rie)，对衬底进行刻蚀，从而，在所述外围电路区域和所述核心存储区域上形成沟槽。
接着，淀积隔离材料110，所述隔离材料110覆盖所述外围电路区域和所述核心存储区域，参考图5所示。
隔离材料为能将有源区隔离开的材料，通常为介质材料，可以为氧化物，在淀积隔离材料之后，在沟槽中以及外围电路区域和核心存储区域之上都覆盖有隔离材料。由于外围电路区域和核心存储区域的衬底不等高，此时，可以通过cmp(化学机械研磨)工艺和刻蚀工艺进行平坦化处理。
具体的，先利用cmp工艺，去除所述核心存储区域1002掩膜层106上的隔离材料110，如图6所示；接着，利用刻蚀工艺，去除外围电路区域1001掩膜层106上的隔离材料110，如图7所示。
在cmp工艺中，以掩膜层106为停止层，先进行一次平坦化，此时，将核心存储区域上的隔离材料去除掉，同时，外围电路区域的隔离材料也具有一定的平坦性，如图6所示；接着，利用刻蚀工艺，可以是湿法或干法刻蚀，以掩膜层为停止层，继续通过刻蚀平坦化，从而去除外围电路的隔离材料。
最后，去除掩膜层106，参考图8所示。
可以以阻挡层102为停止层，通过干法或湿法刻蚀去除掩膜层，这样，就同时形成了外围电路区域的隔离沟槽和核心存储区域的隔离沟槽。
之后，可以进行第二区域的阱掺杂，即低压器件的阱掺杂，在具体的应用中，可以通过多次掺杂来分别形成nmos和pmos区域的阱区105，参考图8所示。
在步骤s103，分别形成第一区域10011上的cmos器件以及第二区域10012上的cmos器件，参考图10所示。
可以将阻挡层102去除之后，重新形成栅介质层。具体的，首先，参考图8所示，分别在第一区域10011和第二区域10011上形成栅介质层114、116，由于器件的工作电压不同，所述第一区域10011和第二区域10011上的cmos器件的栅介质层的厚度不同，本实施例中第一区域10011的栅介质层114的厚度大于第二区域10012栅介质层116的厚度。
在具体的示例中，可以通过在所有区域形成第一厚度的栅介质层，而后，覆盖核心存储区域以及外围电路中的第二区域，继续在第二区域上形成栅介质层，从而形成第二厚度的栅介质层114，形成栅极质层的方法例如可以为热氧化，这样，如图8所示，在外围电路区域的第一区域形成了更厚的栅介质层114，在第二区域上形成了薄的栅介质层116，同时，在核心存储区域上也覆盖有栅介质材料，在后续工艺中，起到保护核心存储区域衬底表面的作用，为了便于描述，记做第一保护层216，如图8所示。
接着，在栅介质层114、116上形成栅极120，参考图9所示。
可以通过淀积栅极材料，而后通过图案化，仅在外围电路区域的沟槽隔离之间的衬底上形成栅极。可以根据需要形成所需的栅极结构，栅极结构可以为多晶硅的栅极结构，栅极结构还可以为高k-金属栅的结构，其中，栅介质材料可以为高k介质材料，栅极材料可以为多层结构的金属栅。
而后，在栅极120的侧壁形成侧墙122，以及分别在第一区域和第二区域形成源漏区124，参考图9所示。
可以通过多次离子注入以及退火激活掺杂，来分别形成高压器件和低压器件的源漏124区。至此，就在外围电路区域上形成了cmos器件。
最后，在步骤s103，在外围电路区域10011的cmos器件之上形成覆盖层130，参考图11所示。
之后要在核心存储区域形成存储器件，该覆盖层为外围电路区域提供保护。具体的，首先，淀积覆盖层130，参考图10所示；而后，去除所述核心存储区域1002上的覆盖层130，参考图11所示。
可以通过淀积hdpoxide(高密度等离子体二氧化硅)，而后，通过刻蚀去除核心存储区域中的公共有源区上的覆盖层，此时，可以一并去除保护层216，暴露出公共有源区204，以便进行后续存储器件的制备。
在步骤s02，刻蚀所述公共有源区204所在的衬底100，以形成凸台220，参考图12所示。
在该步骤中，对衬底100进行刻蚀，通过衬底本身来形成凸台220，凸台220相当于现有技术中位于沟道孔底部的外延结构，形成的凸台220为阵列排布，对应于沟道孔阵列，每一个凸台220对应一个沟道孔，每一个沟道孔用于形成存储区。
具体的，可以先在公共有源区上形成掩膜层，掩膜层的图案同形成沟道孔时的图案，而后，在掩膜层的掩蔽下，通过刻蚀技术，例如rie刻蚀，进行衬底的刻蚀，形成凸台阵列，凸台的高度可以同现有技术中的外延结构高度，例如可以为110nm左右。凸台的尺寸可以略大于沟道孔的尺寸或者与沟道孔的尺寸相同。
在步骤s03，在所述凸台220两侧形成氧化物的填充层224，参考图14所示。
该步骤中，进行凸台220的填充，也就是在公共有源区中填充氧化物。具体的，首先进行氧化物222的淀积，如图13所示；而后，进行化学机械研磨，以在所述凸台220两侧形成氧化物的填充层224，如图14所示。
由于凸台220的存在，淀积氧化物222之后，公共有源区域之上存在凸起，参考图13所示。本实施例中，外围电路区域和核心存储区域的衬底采用不等高的设置，在此处淀积之后，可以与外围电路区域具有相当的高度，此时，可以通过cmp工艺，实现平坦化，参考图14所示，在凸台两侧形成填充层。更优地，在平坦化工艺之后，在凸台上仍保留一部分厚度的氧化物材料，起到保护凸台220的作用，为了便于描述，凸台上的氧化物材料记做第二保护层222，厚度例如可以为第一保护层216的厚度。该保留的氧化物材料可以在后续的步骤中，起到保护凸台的作用。
在步骤s04，在所述凸台220上形成氮化硅层2301与氧化硅层2302交替层叠的堆叠层230，参考图16所示。
该步骤中，由氮化硅层和氧化硅层交替层叠来形成堆叠层230，根据垂直方向所需形成的存储单元的个数来确定堆叠层230的层数，堆叠层230的层数例如可以为8层、32层、64层等，堆叠层的层数越多，越能提高集成度。可以采用化学气相沉积、原子层沉积或其他合适的沉积方法，依次交替沉积氮化硅和氧化硅，形成该堆叠层230，参考图15所示；而后，通过刻蚀，去除外围电路区域上的堆叠层，同时使得堆叠层230的边缘为阶梯结构，参考图16所示。
在步骤s05，刻蚀所述堆叠层230，在对应于凸台220的区域上形成沟道孔240，所述沟道孔240暴露凸台220表面，所述沟道孔用于形成存储区，参考图16所示。
具体的，可以先在堆叠层上形成图案化后的掩膜层，此时，掩膜层上沟道孔的区域对应于凸台的区域；而后采用刻蚀技术，例如rie(反应离子刻蚀)的方法，刻蚀堆叠层，直到暴露出凸台的上表面，从而，形成沟道孔，如图16所示。在该刻蚀过程中，刻蚀到堆叠层的最底部，同时，对于凸台上保留有氧化物的情形，也将该氧化物一并去除，暴露出凸台的上表面，如图16所示，以便进行后续的存储区的形成。
此时，沟道孔240下即为通过衬底本身形成的凸台220，因此，无需另外的外延生长在沟道孔底部生长外延结构，整个沟道孔用于形成存储区，存储区至少包括电荷捕获层和沟道层。
至此，形成了本发明实施例的沟道孔，之后，可以完成其他加工工艺。
在步骤s06，在所述沟道孔240中依次形成电荷捕获层和沟道层，以形成存储区(图未示出)。
在本实施例中，电荷捕获层为ono层，即氧化硅-氮化硅-氧化硅的叠层，沟道层为多晶硅层，具体的实施例中，可以在沟道孔220中依次形成ono层、多晶硅层以及氧化硅层，来形成存储区。
在步骤s07，去除所述堆叠层230中的氮化硅层2301，并形成替代氮化硅层的金属层(图未示出)。
具体的，可以先形成栅线缝隙(图未示出)，通过酸液进入栅线缝隙，选择对氮化硅和氧化硅的高选择比的酸液，例通常为磷酸(h3po4)，将氮化硅层去除，去除之后，填充入金属层，金属层通常为钨(w)。
至此，完成了本发明实施例的3dnand存储器件。在该实施例中，在核心存储区通过刻蚀衬底形成了凸台，凸台周围通过填充形成填充层，在凸台和填充层之上继续形成堆叠层，堆叠层中形成的沟道孔形成在凸台之上，该凸台替代原有工艺中沟道孔底部的外延结构。此外，考虑到外围电路区域和核心存储区域在制造过程中的关联，本实施例中，预先将外围电路区域刻蚀出一个更低的区域，在低区域上进行外围电路的制造，以保障后续覆盖层进行平坦化处理时不会对外围电路区域造成影响；此外，外围电路区域和核心存储区域高度不同，可以分别两个区域的平坦化，以形成沟槽隔离。
在另外的实施例中，可以在衬底上仅形成存储器件，也就是独立进行3dnand器件的制造，在该实施例中，包括：
s201，在衬底中形成公共有源区。
可以通过掺杂工艺以及退火激活掺杂，来形成公共有源区。
s202，刻蚀所述公共有源区所在的衬底，以形成凸台。
s203，在所述凸台两侧形成氧化物的填充层。
可以通过淀积氧化物，而后，进行cmp来实现平坦化，从而形成该填充层。
s204，在所述凸台上形成氮化硅层与氧化硅层交替层叠的堆叠层。
s205，刻蚀所述堆叠层，在对应于凸台的区域上形成沟道孔，所述沟道孔暴露凸台表面，所述沟道孔用于形成存储区。
该实施例中，附图可以参照上一实施例的核心存储区域部分，步骤s202、s204、s205都可以参照上一实施例中的相应步骤，在此不再赘述。
此外，本发明还提供了由上述方法形成的3dnand存储器件，参考图16所示，包括：
衬底100，衬底100中设置有公共有源区204；
所述衬底100中的凹陷区，凹陷区包括凸台220以及凸台两侧的填充层224，所述凸台220通过刻蚀公共有源区204所在的衬底100形成；
所述凹陷区上的堆叠层230，所述堆叠层230包括交替层叠的金属层和氧化硅层；
所述堆叠层230中的沟道孔240，所述沟道孔240位于凸台220之上；
所述凸台220上、沟道孔240中的存储区。
由上述的制造方法可以知道，该凸台是通过刻蚀公共有源区所在的衬底形成的，而沟道孔位于凸台之上，凸台起到了连接存储区和公共有源区的作用，沟道孔底部无需外延生长出外延结构，从而，避免氧化硅层凹陷以及外延结构质量缺陷的问题。
以上所述仅是本发明的优选实施方式，虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何的简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。