专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及非易失性半导体存储器，更特定地说，涉及在低电源电压下，对存储单元进行数据的写入及擦除，而且从存储单元读出数据的非易失性半导体存储器。
近年来，作为非易失性半导体存储器之一种的快速存储器，由于其制造成本比动态随机存取存储器(DRAM)便宜，所以期待着将其作为下一代的存储器件。
图67是表示现有的NOR型快速存储器的存储单元阵列5000的结构的电路图。存储单元阵列5000中排列多条字线WL及多条位线BL。在图67中，有代表性地示出了字线WL1、WL2、WL3、…及位线BL1、BL2、BL3、…。存储单元QC设在字线WL和位线BL的各交点处。存储单元QC由浮栅型MOS晶体管构成。
现在说明构成存储单元的存储单元晶体管的结构。
图68是说明非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。如图68所示，存储单元晶体管具有在p型半导体衬底1的主表面上形成的n型源区2及n型漏区3；在被夹在该源区2及漏区3之间的沟道区的上方、将隧道氧化膜4夹在中间形成的浮栅极5；以及在该浮栅极5的上方将绝缘膜6夹在中间形成的控制栅极7。各存储单元晶体管的源区2及漏区3是将在浮栅极5及控制栅极7的侧壁上形成的侧壁绝缘膜9作为掩模，通过离子注入形成的。
参照图67及图68，在各存储单元中源线SL连接在源区2上。位线BL连接在漏区3上。字线WL连接在控制栅极7上。
源漏之间的导电度(沟道电导)随着加在控制栅极7上的电位的变化而变化。将通过增加控制栅极7的电位而使电流开始在源漏之间流动的控制栅极7的电位称为阈值。阈值随着电子在浮栅极5上的蓄积而增加。
存储单元晶体管通过改变浮栅极5的带电状态来存储信息。另外，浮栅极5由于利用绝缘膜与外部非导电性地关断，所以呈以非易失性方式存储信息的结构。
其次，简单地说明NOR型快速存储器的读出工作、写入工作及擦除工作。
在写入工作中，通过沟道热电子注入，将电子注入浮栅极。因此，存储单元晶体管的阈值Vth从低阈值一侧向高阈值一侧变化。
在擦除工作中，利用源或漏的栅极边缘处的FN(福勒-诺德海姆)隧道现象，将电子从浮栅极拉出。因此，阈值Vth从高阈值一侧向低阈值一侧变化。
在读出工作中，将1V左右的电压加在所选择的位线BL上，将外部电源电压Vcc供给所选择的字线WL，通过电流是否流过所选择的字线WL和所选择的位线BL的交点处的存储单元晶体管的源漏之间，来读出信息。
图69～图70是NOR型快速存储器的阈值电压分布图。如图69所示，在NOR型快速存储器的情况下，将阈值Vth比外部电源电压Vcc(5V)高的状态称为写入状态，将阈值Vth比外部电源电压Vcc(5V)低的状态称为擦除状态。
在NOR型快速存储器中，进行1位1位地写入，且进行全部位一并同时擦除或每个规定的块中包含的位一并地或对包含在规定的每个块中的位一并地同时擦除。因此，擦除状态的阈值分布比写入状态的阈值分布宽。
但是，如图70所示，如果使用现行的3.3伏的外部电源电压Vcc，则发生阈值电压Vth变成1.5伏以下的所谓过擦除单元。
图71是说明快速存储器中的过擦除单元的问题用的电路图。如图71所示，在读出与位线BL连接的存储单元QC1的数据的情况下，与同一位线BL连接的存储单元QC2、QC3、QC4、…被看做是过擦除单元。为了读出存储单元QC1的数据，将1V左右的电压加在位线BL上。另外将外部电源电压Vcc加在与存储单元QC1连接的字线WL1上。
这时，虽然分别与存储单元QC2、QC3、QC4、…连接的字线WL2、WL3、WL4、…的电位是0V，但泄漏电流io也通到各过擦除单元流过位线BL。其结果，虽然因呈选择状态的存储单元QC1为写入状态，本来电流不流过存储单元QC1，但从外部将其断定为擦除状态。因此，这样的过擦除单元的存在成为快速存储器工作上的致命缺陷。
其次，说明将位线分成各个区段的DINOR(Divided Bit lineNOR)型快速存储器。
在“非易失性半导体存储器(特愿平8-116297号)”中公开了DINOR型快速存储器的内容。以下简单地说明其内容。
图72是表示现有的DINOR型快速存储器的存储单元阵列6000的结构的电路图。
如图72所示，存储单元阵列6000包括两个存储单元阵列块BLK0及BLK1。在图72中有代表性地示出了1个存储单元阵列块BLK0或BLK1各自的4个存储单元晶体管MC。存储单元阵列块BLK0包括漏极分别连接在副位线SBL1上的存储单元晶体管MC1a及MC1b；漏极分别连接在副位线SBL2上的存储单元晶体管MC2a及MC2b；对主位线BL1和副位线SBL1的连接进行通断的选择门SG1；以及对主位线BL2和副位线SBL2的连接进行通断的选择门SG2。
存储单元晶体管MC1a及MC2a的控制栅极都连接在字线WL1上，存储单元晶体管MC1b及MC2b的控制栅极连接在字线WL2上。
同样，存储单元阵列块BLK1也包括漏极分别和副位线SBL3连接的存储单元晶体管MC3a及MC3b，以及漏极分别和副位线SBL4连接的存储单元晶体管MC4a及MC4b。
另外，存储单元阵列块BLK1还包括对主位线BL1和副位线SBL3的连接进行通断的选择门SG3，以及对主位线BL2和副位线SBL4的连接进行通断的选择门SG4。
存储单元晶体管MC3a及MC4a的控制栅极连接在字线WL3上，存储单元晶体管MC3b及MC4b的控制栅极连接在字线WL4上。
在DINOR型快速存储器中，对存储单元的写入、擦除及读出工作是通过使对应的选择门SG通断而选择了对应的存储单元阵列块之后进行的。另外，存储单元MC由浮栅型MOS晶体管构成。
其次，说明DINOR型快速存储器的擦除工作、写入工作。
图73是外部电源电压Vcc为3.3V时的DINOR型快速存储器的存储单元的阈值电压分布图。
在擦除工作中，利用在沟道全部表面上的FN隧道现象，一并注入浮栅极的电子。因此，阈值电压Vth从低阈值电压侧向高阈值电压侧变化。
在写入工作中，利用漏极边缘处的FN隧道现象，拉出电子。即，在DINOR型快速存储器中，使低阈值分布侧为写入状态，使高阈值分布侧为擦除状态。
另外，在DINOR型快速存储器中，由于将脉冲电压加在每1位上，反复进行拉出电子、再进行阈值的验证的工作(检验)，所以使低阈值侧的分布变窄。其结果，低阈值侧分布的最下限为1.5V以上，实现了使用3.3V的外部电源电压Vcc的工作。
可是，在非易失性半导体存储器中，还存在要求低压工作、低消耗功率工作、以及高速读出工作的趋势。
图74是外部电源电压Vcc为1.8时的DINOR型快速存储器的存储单元的阈值分布图。
如图74所示，如果外部电源电压Vcc为现行的3.3V以下(例如1.8伏)，则低阈值侧的最下限为1.5V以下，会发生所谓的过写入单元。其结果，可以认为即使具有DINOR型快速存储器的上述技术，但难以实现直接使用外部电源电压Vcc的读出工作。
为了解决该问题，可以考虑一种在读出工作时将低压化了的外部电源电压Vcc上升到现行的电压电平(3.3V)左右，将该升压后的电压加在字线上的装置。
可是，如果采用该装置，则升压时需要时间，读出工作变慢。另外升压工作时消耗功率增大。再者，存在用3.3V工作的电路增多，减少了因电压降低到1.8V所产生的降低消耗功率的效果的问题。
因此，本发明就是为了解决这样的问题而完成的，目的在于提供一种即使低压工作时，也能避免由于过擦除或过写入而造成的错误工作的非易失性半导体存储器。
本发明的另一目的在于提供一种即使使用低压电源，也能进行高速读出工作的非易失性半导体存储器。
再者，本发明的另一目的在于提供一种能低压工作、且能以低成本制造的非易失性半导体存储器。
本发明的第一方面的非易失性半导体存储器是一种在半导体衬底上形成的非易失性半导体存储器，它备有包括配置成行列状的多个存储单元的存储单元阵列；分别对应于存储单元的列设置的多条位线；分别对应于存储单元的行设置的多条字线；以及对应于存储单元的行设置的多条第一单元选择线，各存储单元包括存储单元晶体管，存储单元晶体管有在半导体衬底的第一导电型的主表面上形成的第二导电型的源区及第二导电型的漏区；被夹在源区和漏区之间的沟道区；在沟道区的上方将氧化膜夹在中间形成的电荷蓄积电极；以及在电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，漏区与对应的位线连接，控制电极由对应的字线控制电位，还备有在非易失性半导体存储器的读出工作中，根据来自外部的地址信号，选择对应的字线，将电位差供给所选择的位线和所选择的第一单元选择线之间的存储单元选择装置；分别设在对应的存储单元晶体管的源区和对应的第一单元选择线之间，将流过所选择的存储单元晶体管的源区和漏区之间的电流作为基极电流放大，以便控制流过所选择的第一单元选择线的电流量而连接的多个双极型晶体管；以及根据流过所选择的第一单元选择线的电流值，读出所选择的存储单元中保存的数据的数据读出装置。
本发明的第二方面的非易失性半导体存储器是在本发明的第一方面的非易失性半导体存储器的结构中，双极型晶体管包括除了半导体衬底的主表面以外，由对应的存储单元晶体管的源区包围起来形成的第一导电型的发射区；与对应的存储单元晶体管的源区呈区域共用的第二导电型的基区；以及与形成对应的存储单元晶体管的半导体衬底的第一导电型的主表面呈区域共用的集电极区。
本发明的第三方面的非易失性半导体存储器是在本发明的第一方面的非易失性半导体存储器的结构中，各双极型晶体管设置于对应的各个第一及第二存储单元晶体管中，第一单元选择线设置于对应的两个存储单元的各行中。
本发明的第四方面的非易失性半导体存储器是在本发明的第三方面的非易失性半导体存储器的结构中，各双极型晶体管的基区与对应的第一存储单元晶体管的源区及对应的第二存储单元晶体管的源区双方呈区域共用。
本发明的第五方面的非易失性半导体存储器是在本发明的第一方面的非易失性半导体存储器的结构中，将各双极型晶体管设置于对应的各个存储单元晶体管中，将第一单元选择线设置于对应的各行中。
本发明的第六方面的非易失性半导体存储器是在本发明的第五方面的非易失性半导体存储器的结构中，各双极型晶体管的基区与对应的存储单元晶体管的源区呈区域共用。
本发明的第七方面的非易失性半导体存储器除了本发明的第一方面的非易失性半导体存储器的结构之外，还备有分别设在每个存储单元的行上的多条第二单元选择线，各存储单元还包括有选择地对通过存储单元晶体管流过位线和双极型晶体管的基区之间的电流的导通路径进行通断的单元选择晶体管，将各双极型晶体管设置于对应的各个第一及第二存储单元晶体管中，将第一单元选择线设置于对应的两个存储单元的各行中，存储单元选择装置在读出工作中将与所选择的存储单元对应的第二单元选择线激活，使所选择的存储单元的单元选择晶体管呈导通状态。
本发明的第八方面的非易失性半导体存储器是在本发明的第七方面的非易失性半导体存储器的结构中，各双极型晶体管的基区与对应的第一存储单元晶体管的源区及对应的第二存储单元晶体管的源区双方呈区域共用，将单元选择晶体管设在对应的存储单元晶体管的漏和对应的位线之间。
本发明的第九方面的非易失性半导体存储器是在本发明的第七方面的非易失性半导体存储器的结构中，各双极型晶体管的基区与对应的第一单元选择晶体管的源区及对应的第二单元选择晶体管的源区双方呈区域共用，将存储单元晶体管设在对应的单元选择晶体管的漏和对应的位线之间。
图1是表示本发明的实施例1的非易失性半导体存储器1000的结构的简略框图。
图2是表示实施例1的存储单元结构的示意图。
图3是表示实施例1的存储单元的读出工作中的电流流动情况的示意图。
图4是表示实施例1的存储单元的平面图形的平面图。
图5是说明存储单元阵列104的结构用的电路图。
图6是说明呈选择状态的单元及呈非选择状态的单元的电位分布用的示意图。
图7是说明呈写入状态时的存储单元阵列中的电位配置用的示意图。
图8是说明呈写入状态时的存储单元中的电位配置用的图。
图9是表示呈写入状态时的存储单元中的电位配置的另一例图。
图10是表示对实施例1的存储单元的擦除工作的电位配置的第一例图。
图11是表示实施例1的存储单元的擦除工作中的电位配置的第二例图。
图12是表示实施例1的存储单元在备用状态下的电位配置的第一例图。
图13是表示实施例1的存储单元在备用状态下的电位配置的第二例图。
图14是表示实施例1的存储单元在备用状态下的电位配置的第三例图。
图15是表示实施例1的存储单元阵列中的阱电位供给布线结构的平面图。
图16是说明实施例1的非易失性半导体存储器的数据写入工作用的示意图。
图17是说明实施例1的非易失性半导体存储器的检验工作用的示意图。
图18是说明实施例1的非易失性半导体存储器的数据写入工作用的流程图。
图19是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第一工序的剖面图。
图20是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第二工序的剖面图。
图21是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第三工序的剖面图。
图22是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第四工序的剖面图。
图23是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第五工序的剖面图。
图24是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第六工序的剖面图。
图25是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第七工序的剖面图。
图26是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第八工序的剖面图。
图27是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第九工序的剖面图。
图28是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第十工序的剖面图。
图29是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第十一工序的剖面图。
图30是表示存储单元部分的实施例2的非易失性半导体存储器的存储单元晶体管部分的制造方法的第十二工序的剖面图。
图31是表示本发明的实施例3的存储单元晶体管的制造方法的工序用的剖面图。
图32是说明本发明的实施例4的存储单元晶体管的制造方法用的剖面图。
图33是表示本发明的实施例5的非易失性半导体存储器的存储单元晶体管部分的制造方法的第一剖面图。
图34是表示本发明的实施例5的非易失性半导体存储器的存储单元晶体管部分的制造方法的第二剖面图。
图35是表示本发明的实施例6的非易失性半导体存储器的存储单元晶体管部分的制造方法的第一剖面图。
图36是表示本发明的实施例6的非易失性半导体存储器的存储单元晶体管部分的制造方法的第二剖面图。
图37是表示本发明的实施例7的非易失性半导体存储器的存储单元晶体管部分的制造方法的第一剖面图。
图38是表示本发明的实施例7的非易失性半导体存储器的存储单元晶体管部分的制造方法的第二剖面图。
图39是表示非易失性半导体存储器的阱结构之一例的剖面图。
图40是表示非易失性半导体存储器的阱结构的第二例的剖面图。
图41是表示非易失性半导体存储器的阱结构的第三例的剖面图。
图42是表示非易失性半导体存储器的阱结构的第四例的剖面图。
图43是表示本发明的实施例8的非易失性半导体存储器2000的结构的简略框图。
图44是表示本发明的实施例8的存储单元部分的结构的剖面图。
图45是详细地表示本发明的实施例8的存储单元阵列104的结构的电路图。
图46是表示本发明的实施例8的存储单元的结构的剖面图。
图47是表示本发明的实施例8的存储单元阵列在备用状态下的电位配置情况的第一图。
图48是表示本发明的实施例8的存储单元部分在备用状态下的电位配置情况的第二图。
图49是表示本发明的实施例8的存储单元晶体管部分在备用状态下的电位配置情况的第三图。
图50是说明本发明的实施例8的非易失性半导体存储器的读出工作用的时序图。
图51是表示本发明的实施例8的存储单元阵列部分的阱电位供给布线的配置情况的平面图。
图52是表示本发明的实施例9的非易失性半导体存储器3000的结构的简略框图。
图53是表示图52所示的存储单元的结构的剖面图。
图54是详细地表示图52所示的存储单元阵列104的结构的电路图。
图55是说明图53所示的存储单元在选择状态及非选择状态下的电位配置情况用的示意图。
图56是说明图53所示的存储单元在备用状态下的电位配置情况用的第一示意图。
图57是说明图53所示的存储单元在备用状态下的电位配置情况用的第二示意图。
图58是表示图52所示的存储单元阵列的布线图形的第一例的平面图。
图59是表示图52所示的存储单元阵列的布线图形的第二例的平面图。
图60是表示图52所示的存储单元阵列的布线图形的第三例的平面图。
图61是表示用图53说明的存储单元的读出工作时施加的电位的电位配置情况的图。
图62是表示用图53说明的存储单元的写入工作时施加的电位的电位配置情况的图。
图63是表示用图53说明的存储单元的擦除工作时施加的电位的电位配置情况的图。
图64是表示在图53中说明的存储单元的平面图形的第一例的平面图。
图65是表示在图53中说明的存储单元的平面图形的第二例的平面图。
图66是表示在图52中说明的存储单元阵列的第二结构例的电路图。
图67是表示现有的NOR型快速存储器的存储单元阵列的结构的电路图。
图68是说明现有的非易失性半导体存储器的存储单元晶体管的结构用的剖面示意图。
图69是表示现有的NOR型快速存储器中的存储单元晶体管的阈值分布图。
图70是表示现有的NOR型快速存储器中的存储单元晶体管的阈值分布图。
图71是说明现有的NOR型快速存储器中的过擦除单元的问题用的图。
图72是表示现有的DINOR型快速存储器的结构的电路图。
图73是表示现有的DINOR型快速存储器中的存储单元晶体管的阈值分布图。
图74是表示现有的DINOR型快速存储器中的存储单元晶体管的阈值分布图。
图1是表示本发明的实施例1的非易失性半导体存储器1000的结构的简略框图。
参照图1，非易失性半导体存储器1000包括接收来自外部的地址信号Ao～Ai，输出对应的内部行地址信号Ax和对应的内部列地址信号Ay地址缓冲器102；存储单元被配置成行列状的存储单元阵列104；接收来自地址缓冲器102的内部行地址信号Ax，选择对应的存储单元阵列104的行(字线)的WL译码器106；接收内部行地址信号Ax，选择对应于存储单元阵列104的每两行设置的单元选择线的存储单元SL译码器132；以及接收来自地址缓冲器102的内部列地址信号AY，选择存储单元阵列104的对应列的Y译码器108。
这里，在图1所示的非易失性半导体存储器1000中，为了说明简单起见，假设存储单元阵列104具有4行×2列的存储单元。实际上非易失性半导体存储器1000的存储单元阵列104中包括更多的存储单元。
存储单元阵列104包括由字线WL1选择的存储单元晶体管MI1a及MT2a；由字线WL2选择的存储单元晶体管MT1b及MT2b；由字线WL3选择的存储单元晶体管MT3a及MT4a；以及由字线WL4选择的存储单元晶体管MT3b及MT4b。
各存储单元晶体管MT1a～MT4b都是所谓的浮栅晶体管，它们分别具有在形成非易失性半导体存储器1000的半导体衬底的主表面上形成的源区及漏区；被夹在上述源区和漏区之间的沟道区；在上述沟道区的上方将隧道氧化膜夹在中间形成的浮栅极；以及在浮栅极的上方将绝缘膜夹在中间形成的控制栅极。
即，存储单元晶体管MT1a～MT4b各自的控制栅极连接在对应的字线上。
在实施例1中，包括存储单元晶体管MT1a～MT4b的存储单元分别称为存储单元MC1a～MC4b。
存储单元晶体管MT1a、MT1b、MT3a及MT3b的漏分别连接在位线BL1上，存储单元晶体管MT2a、MT2b、MT4a及MT4b的漏分别连接在位线BL2上。
在存储单元阵列104中设有双极型晶体管BT1，其基极与存储单元晶体管MT1a的源和MT1b的源互相连接的连接点相连接，发射极与对应的单元选择线SL1连接，在集电极上接收接地电位。
同样，与存储单元晶体管MT2a的源和MT2b的源的连接点对应地设置双极型晶体管BT2，与存储单元晶体管MT3a的源和MT3b的源的连接点对应地设置双极型晶体管BT3，与存储单元晶体管MT4a的源和MT4b的源的连接点对应地设置双极型晶体管BT4。
双极型晶体管BT2的发射极与单元选择线SL1连接，双极型晶体管BT3及BT4的发射极与单元选择线SL2连接。
双极型晶体管BT2～BT4的集电极也与双极型晶体管BT1一样，接收接地电位。
因此，双极型晶体管BT1～BT4中的每一个分别对应于每两个存储单元晶体管设置。
WL译码器106根据供给地址缓冲器102的内部行地址信号Ax，选择对应的字线WL1～WL4中的某一条。
另外，存储单元SL译码器132根据内部行地址信号Ax，选择对应的单元选择线SL1或SL2中的某一条。
非易失性半导体存储器1000还包括接收外部电源电压Vcc，发生存储单元的数据写入或擦除工作时所需要的高电压的高电压发生电路110；接收外部电源电压Vcc，发生存储单元阵列的写入工作、擦除工作或读出工作时所需要的负电压的负电压发生电路112；以及接收高电压发生电路110的输出或收外部电源电压Vcc，控制形成存储单元晶体管的半导体衬底表面的阱电位的阱电位驱动电路120。
WL译码器106接收高电压发生电路110及负电压发生电路112的输出，在擦除工作中将规定的负电压供给所选择的字线，在写入工作中将高电压供给所选择的字线。
存储单元SL译码器132接收高电压发生电路110的输出及接地电位，在写入工作中将规定的高电压或接地电位供给所选择的单元选择线SL。
另外，存储单元SL译码器132象后面所连接的那样，有时在存储单元的数据的擦除工作中，接收来自高电压发生电路110的输出，将高电压加在所选择的单元选择线上。
非易失性半导体存储器1000还包括控制存储单元的写入工作及擦除工作的写入/擦除控制电路122；接收来自外部的数据后，输出给内部电路，或者接收从存储单元读出的数据后，输出到外部的数据输入输出缓冲器124；接收被输入到数据输入输出缓冲器124的写入数据，驱动对应的字线电位的数据驱动器126；以及在进行数据读出时，根据所选择的存储单元的存储信息，通过单元选择线SL1或SL2，输出对应的读出数据的读出放大器128。
数据驱动器126将与应写入各存储单元晶体管中的数据对应的规定的电位电平输出给WL译码器106。
位线BL1及BL2分别通过列选择门SLG1及SLG2，接收来自负电压发生电路112的输出，由Y译码器108控制选择门SLG1及SLG2的栅电位。
因此，根据来自地址缓冲器102的内部列地址信号Ay，来自负电压发生电路112的规定的负电压被加在所选择的位线上。
另外，在图1和以下的说明中，假设存储单元晶体管是P沟道型晶体管，但在以下的说明中可知，本申请的发明不限定于这种情况，通过施加电压的极性的变更等，也能适用于存储单元晶体管为N沟道型晶体管的情况。
图2是表示图1所示的存储单元晶体管的剖面结构的简略框图。
在图2中示出了图1所示的存储单元晶体管中连接在位线BL1上的存储单元晶体管MC1a及MC1b、以及双极型晶体管BT1的剖面结构。
在图2中假设存储单元晶体管MC1a呈非选择状态，存储单元晶体管MC1b呈选择状态。
存储单元晶体管MC1a包括在半导体衬底的主表面的N型阱内形成的被高浓度的P型杂质掺杂的漏区150；比漏区150的浓度低的P型杂质掺杂的源区154；被夹在漏区150和源区154之间的沟道区152；在沟道区152上将隧道氧化膜(例如10nm厚的SiO2膜)夹在中间形成的浮栅156；以及在浮栅上将绝缘膜(例如氧化硅膜/氮化硅膜/氧化硅膜这样的重叠膜(以下称ONO膜))夹在中间形成的控制栅158。
存储单元晶体管MC1b的源区具有与存储单元晶体管MC1a共用的区域，该源区与存储单元晶体管MC1a呈镜象对称的配置，除此之外，具有相同的结构。
在源区154的表面一侧，形成高浓度的N型杂质掺杂的发射区160，以便除了半导体衬底的主表面以外，完全被该源区154包围。
位线BL1连接在漏区150上，单元选择线SL1与发射区162连接。
存储单元晶体管MC1a及MC1b的源区154具有双极型晶体管的基区的功能。
即，将N型区160作为发射极，将P型区154作为基区，将N型阱作为集电区，形成双极型晶体管。
在呈非选择状态的存储单元晶体管MC1a中，位线BL1的电位保持0V，控制栅的电位也保持0V。
与此不同，在呈选择状态的存储单元晶体管MC1b中，位线BL1的电位电平为0V，控制栅CG的电位电平取-1.8V，单元选择线SL1的电位电平取-1.8V。
另一方面，N型阱的电位电平保持在0V。
另外，在图2中示出了呈选择状态的单元选择线SL1的电位电平和控制栅CG的电位电平相同的情况，由以下的说明可知，本申请的发明不限于这种情况。
即，呈选择状态的控制栅的电位电平在进行写入工作时，随着移位的存储单元晶体管MT1b的阈值电压的变化，也可能取其它的值。
图3是说明在图2所示的结构中流过由N型区160、P型基区154及N型阱区(集电区)构成的NPN晶体管部分的电流用的示意图。
在图3所示的例中，存储单元晶体管MT1b的控制栅的电位电平为-1.8V，呈电流流过该存储单元晶体管的源漏之间的状态。
因此，存储单元晶体管MT1b的源区(即双极型晶体管的基区)随着位线BL1变为0V的电位电平，与保持在-1.8V的电位电平的单元选择线SL1所连接的发射区160相比，呈正电位例如偏置-1V的电位。
因此，NPN晶体管的发射区160和基区154被沿同一方向施加偏压。
与此相应地，沟道电流从所选择的存储单元晶体管MT1b的漏区150流过沟道区，它被作为双极型晶体管的基极电流流入源区154(即P型基区)。与此相应地，读出电流Iread(集电极电流)从发射区160流向集电区的N阱区。
这时，流过所选择的存储单元晶体管的沟道电流按照双极型晶体管的发射极接地状态下的电流放大率放大后的电流值作为读出电流Iread流过单元选择线SL1。
与此不同，在非选择的存储单元晶体管MT1a中，控制栅158的电位电平保持在0V，所以流过该晶体管的沟道的电流几乎可以忽略不计。
另外，在以上的说明中，说明了双极型晶体管为NPN型晶体管的情况。可是，本申请的发明不限定于这种情况，从以下的说明可知，还可以构成包括下述的PNP型晶体管的结构将存储单元晶体管作为N沟道型晶体管，双极型晶体管将在N型源区中形成的P型区作为发射极，将N型源区作为基极，将形成存储单元晶体管的P型阱区作为集电极。
图4是表示图1所示的存储单元晶体管的平面图形的示意图。
以夹住控制栅158的方式设置漏区及源区，从该漏区的中央到源区的中央成为位线BL方向的单位单元的长度。
在漏区设有使位线BL1和漏区导电性地连接起来用的位线接点190，在源区设有用来对设在源区内部的发射区160进行接触的单元选择线接点192。
图5是更详细地表示图1所示的存储单元阵列的结构的电路图。
在图5中，存储单元晶体管MC2b呈选择状态。
就是说，存储单元晶体管MC2b的漏连接的位线BL1的电位电平保持在0V，其它位线的电位电平保持在-1.8V。
另外，存储单元晶体管MC2b连接的字线WL2的电位电平保持在-1.8V，其它字线的电位电平保持在0V。
另外，与存储单元晶体管MC2b和MC2a对应设置的双极型晶体管BT2的发射极连接的单元选择线的SL1的电位电平保持在-1.8V，其它单元选择线的电位电平保持在0V。
图6是表示分别加在图5所示的读出时选择的存储单元晶体管MC2b及呈非选择状态的存储单元晶体管MC1b、MC4a、MC3a上的电位电平的示意图。
参照图6，首先在呈选择状态的存储单元晶体管MC2b中，如在图3的情况下所述，单元选择线的电位电平为-1.8V时，控制栅的电位电平为-1.8V，位线的电位电平保持在0V。另一方面，N型阱的电位电平为0V。
因此，由于控制栅的电位电平为-1.8V，所以在存储单元晶体管MC2b呈导通状态的情况下，发射极电流作为读出电流Iread，从单元选择线流向在存储单元晶体管MC2b的源区形成的双极型晶体管。
与此不同，在呈非选择状态的存储单元晶体管MC4a中，单元选择线的电位电平为0V，位线的电位电平为0V，控制栅的电位电平也为0V。与存储单元晶体管MC4a在该字线的电位电平(即控制栅CG的电位电平)下是否呈导通状态无关，由于基极发射极的耦合不沿正方向施加偏压，所以电流不流过单元选择线SL。
即，与在存储单元晶体管MC4a中保持的数据值无关，电流不流过与存储单元晶体管MC4a连接的单元选择线SL2。
在呈非选择状态的存储单元晶体管MC1b中，位线的电位保持在-1.8V，控制栅的电位保持在-1.8V，单元选择线的电位电平保持在-1.8V，N型阱的电位电平保持在0V。
这时，存储单元晶体管MC1b的控制栅的电位电平暂时变为-1.8V，即使在呈导通状态的情况下，由于位线的电位保持在-1.8V，所以在双极型晶体管的发射区和基区之间不产生正方向的偏压。
因此，由该存储单元晶体管MC1b引起的电流不流过与呈非选择状态的存储单元晶体管MC1b连接的单元选择线SL1。
另外，在呈非选择状态的存储单元晶体管MC3a中，位线的电位保持在-1.8V，控制栅的电位电平保持在0V，单元选择线的电位电平保持在0V,N型阱的电位电平保持在0V。
这时，即使在处于非选择状态的存储单元晶体管MC3a呈导通状态时，位线的电位也是-1.8V，由于将电位电平供给发射极的单元选择线的电位电平为0V，所以双极型晶体管的发射极基极的耦合呈反偏压状态，不产生从单元选择线流向双极型晶体管的发射极电流。
因此，这时由处于非选择状态的存储单元晶体管MC3a引起的电流也不流过单元选择线SL2。
如以上所述，将图5所示的电位电平分别供给位线BL、单元选择线SL1、字线WL2，根据连接在位线BL2和字线WL2的交点上的存储单元晶体管MC2b中保持的数据，由双极型晶体管放大了的电流流过单元选择线SL1。
而且，起因于包围处于选择状态的存储单元晶体管而存在的呈非选择状态的存储单元晶体管，在单元选择线SL1或SL2中不产生电流。
因此，通过读出放大器128检测流过单元选择线SL1的电流值，能读出所选择的存储单元中的信息。图7是说明对图1所示的存储单元阵列中的存储单元晶体管MC2b及MC4b进行数据的写入工作时的位线、字线及单元选择线的电位电平用的示意图。
由以下的说明可知，对连接在同一位线上的存储单元晶体管来说，通过改变分别与它们连接的字线的电位电平，能同时进行数据的写入工作。
即，存储单元晶体管MC2b的漏及存储单元晶体管MC4b的漏共同连接的位线BL2的电位电平保持在-6V。单元选择线的电位电平全部保持在0V。
另一方面，进行数据写入的存储单元晶体管MC2b连接的字线WL2的电位电平和进行数据写入的存储单元晶体管MC4b的栅连接的字线WL3的电位电平分别保持在10V。
其它字线的电位电平都保持在0V。
图8是表示用所选择的存储单元和呈非选择状态的存储单元对图7所示的写入工作中的位线、字线及单元选择线的电位电平进行比较的图。
在所选择的存储单元中，位线的电位电平保持在-6V，字线的电位电平保持在10V，单元选择线的电位电平保持在0V。
与此不同，与处于非选择状态的存储单元连接的位线、字线及单元选择线的电位电平都保持在0V。
由于这样的电位配置方式，在处于选择状态的存储单元晶体管MC2b及MC4b中，通过浮栅和沟道区之间存在的隧道氧化膜，在漏区150附近能带与能带之间的隧道电流中发生的电子被注入浮栅156中，从而能进行数据的写入。
这时，在由漏区150附近能带与能带之间的隧道电流发生的电子空穴对中，空穴被拉向漏区150，在漏区150中空穴的密度进一步增大，因此引起空穴-空穴扩散，空穴失去能量，不会构成具有高能量的热空穴。
另外，即使在暂时存在热空穴的情况下，由于字线的电位电平为10V，浮栅156呈正电位，所以不可能有热空穴注入。
因此，不会引起向隧道氧化膜注入热空穴，能防止由于向隧道氧化膜注入热空穴而造成的性能变坏。
在用图7及图8说明的写入工作中，不进行数据写入的非选择状态的字线的电位电平、即存储单元晶体管的控制栅的电位电平保持在0V。
可是，在写入工作时，为了防止与选择的位共用的位线和漏连接的非选择位的存储内容由于漏电场的变化而造成的不良、即所谓的漏干扰不良，处于非选择状态的控制栅的电位电平最好呈能使栅漏之间的电场缓和的电位。
即，在用图7及图8说明的例中，与所选择的位连接的位线的电位电平为-6V，与此相对应，例如关于呈非选择状态的控制栅的电位电平最好施加-3V等负电位。
在现有的单晶体管型快速存储单元的控制栅中，为了扩大漏干扰的容限，如果将负电压加在这样的写入非选择的字线上，那么由于存储单元的源线是共用连接线，所以为了使全部存储单元的沟道呈关断状态，全部源线就会下降到负电位。
如果源布线的电位电平下降到负电位，则会产生下述的问题。
即，在写入工作时，与所选择的位共用的栅布线(字线)连接的非选择位的存储内容由于栅电场的变化而变化，对于抗这种不良即栅干扰不良的性能显著地恶化。
与此不同，用图1及图2说明过的存储单元晶体管的源与双极型晶体管的基极连接，双极型晶体管的发射极的电位电平由单元选择线独立地对各单元进行控制，不会产生上述的问题。
因此，在写入工作状态下，由于将负电压加在处于非选择状态的存储单元晶体管的控制栅(字线)上，所以更能防止漏干扰不良的发生。图10是表示对图2中说明过的存储单元进行擦除工作时的位线BL、字线WL、单元选择线SL及阱电位的电位分布之一例图。
即，在图10所示的例中，0V的电位加在位线BL即存储单元晶体管的漏区上，-18V加在字线WL即存储单元晶体管的控制栅上，单元选择线即存储单元晶体管的源区内具有发射区的双极型晶体管的发射极电位保持在0V，阱电位也保持在0V。于是在图2所示的沟道区152中形成空穴的沟道层。
强电场被加在该沟道层和浮栅极156之间的隧道氧化膜上，由于FN隧道现象，电子被从浮栅极156拉到沟道层。
通过这样的擦除工作，存储单元呈“High Vth”状态(Vth高的状态，但由于是P沟道型晶体管，所以符号为负时绝对值大)。
在图1所示的存储单元阵列104中，图10所示的电位配置方式在不将阱分割为各个擦除块、阱电位共用的情况下为有效的电位配置方式。
图11是表示在用图2说明过的存储单元的擦除工作的情况下的位线BL、字线WL、单元选择线SL及阱电位的另一电位分布例图。
即，在图11所示的擦除工作中，将-12V加在字线WL即控制栅156上，使单元选择线SL即存储单元晶体管的源区中有发射区的双极型晶体管的发射极电位为6V，使阱电位为6V，位线即存储单元晶体管的漏区呈断开状态。
即使采用以上的电位配置方式，也与用图10说明过的一样，在图2中的沟道区156中形成空穴的沟道层。另外，由于强电场加在该沟道层和控制栅156之间，所以由于FN隧道现象，电子被从浮栅极156拉到沟道层。
就是说，与图10的情况相同，存储单元呈“High Vth”状态。
在图11所示的电位配置方式中，由于阱电位呈6V的高电位，所以这样的电位配置方式是一种有利于下述结构的电位配置方式，即在图1所示的存储单元阵列中，将阱分割为各个擦除块，图1所示的阱电位驱动电路120能分别独立地对该分割后的每个阱进行阱电位的驱动。其次，说明用图2说明过的存储单元在备用状态下的电位配置情况。
图12～图14是分别表示图2所示的存储单元在备用状态下可能的电位配置例图。
首先，参照图12，作为备用状态下的电位配置情况的第一例，例如使位线的电位电平为-1.8V，控制栅的电位电平为0V。单元选择线的电位电平为0V,N阱的电位电平也为0V。
由于采用这样的电位电平的配置方式，所以即使在存储单元晶体管暂时导通的状态下，由于存储单元晶体管的源区中有发射区的双极型晶体管的发射极基极之间的偏压呈反向偏压，所以在备用状态下电流不流过单元选择线。
图13是表示备用状态下的电位配置方式的另一例图。
在图13所示的例中，位线的电位电平保持在0V，控制栅的电位电平保持在0V。单元选择线的电位电平保持在0V,N阱的电位电平也保持在0V。
这样，由于位线N阱及单元选择线都保持在0V，所以即使在这样的偏压条件下，电流也不会流过存储单元晶体管的源区中有发射区的双极型晶体管。
因此，在备用状态下不会有多余的电流流过单元选择线SL。
图14是表示图2所示的存储单元在备用状态下的电位配置方式的另一例图。
在图14所示的例中，在备用状态下，位线的电位电平保持在-1.8V，控制栅的电位电平保持在0V。单元选择线的电位电平保持在-1.8V,N阱的电位电平保持在0V。
因此，控制栅的电位电平在呈0V的情况下，该存储单元晶体管即使暂时呈导通状态，但由于存储单元晶体管的源区中有发射区的双极型晶体管的发射极基极之间没有正方向的偏压，所以在备用状态下，不会发生电流流过单元选择线而造成消耗电流增大的现象。
在以上的说明中，在备用状态下，字线的电位电平即存储单元晶体管的控制栅的电位电平保持在0V。
可是，在图2所示的存储单元中，在使字线即控制栅的电位电平为规定的电位电平的情况下，只有当双极型晶体管呈导通状态时，电流才流过存储单元晶体管的漏源之间。
换句话说，在字线WL的电位电平为任意电压的情况下，为了不使双极型晶体管呈导通状态，在单元选择线及位线的电位电平被设定的情况下，在备用状态下电流不流过存储单元。
因此，在备用状态下也可以呈下述的电位配置方式。
即第一，可以是这样的电位配置情况使位线的电位电平为-1.8V，字线的电位电平为任意的电压，单元选择线的电位电平为0V,N阱的电位电平为0V。
这时，由于位线呈负电位，单元选择线为0V，所以即使存储单元晶体管暂时呈导通状态，但双极型晶体管的发射极基极之间呈反向偏压，所以电流不流过存储单元晶体管。
第二，位线的电位电平为0V，字线的电位电平为任意的电压，单元选择线的电位电平为0V的情况。
这时，即使存储单元晶体管暂时呈导通状态，但由于位线的电位电平和单元选择线的电位电平都为0V，所以双极型晶体管不会呈导通状态。因此，在备用状态下电流不流过存储单元。
第三，位线的电位电平被设定为-1.8V，字线的电位电平被设定为任意的电压，单元选择线的电位电平被设定为-1.8V的情况。
这时，由于单元选择线的电位电平和位线的电位电平都为-1.8V，所以即使存储单元晶体管暂时呈导通状态，双极型晶体管也不会变成导通状态。
因此，在备用状态下，不会发生电流流过存储单元而造成消耗功率增大的现象。
而且，在上述的情况下，在备用状态下可以使字线的电位电平为任意的电压。
因此，如果预先在备用状态下就将字线的电位电平设定为读出电压，则在读出工作中，如果只驱动位线的电位电平和单元选择线的电位电平，就能读出数据，能谋求读出工作的高速化。
而且，在备用状态下能将字线的电位电平设定为任意的电压，换句话说，如果在存储单元晶体管的“High Vth”状态下的阈值电压Vth和“Low Vth”状态下的阈值电压Vth之间作为工作容限而存在足够的电位差的话，它们的绝对值可以调整成具有任意的值。
这意味着，在P沟道型存储单元晶体管中，不一定必须将读出电压设定为负电压，而可以为0V的值，或为正电压。
因此，例如读出时如果能使字线的电位电平为0V，将该字线的电位电平固定为接地电平，则不需要特别进行驱动。
这意味着，可使读出工作高速化，以及使驱动字线的电位电平的电路变得简单。
作为图2所示的存储单元在备用状态下的电位配置方式，除了以上说明的电位配置方式外，还可以在备用状态下将电源电压Vcc加在N阱上，关于其它的电位配置方式可以是用图12～图14说明过的电位配置方式或上述的第一至第三种电位配置方式。
通过这样处理，例如容易使存储单元晶体管的阈值为0V以上。就是说，存储单元晶体管为P沟道型时，在选择字线时不需要施加负电位。
图15是表示在图1所示的存储单元阵列的结构中，从阱电位驱动电路120将电位供给阱的布线结构的简略框图。
假定图15所示的存储单元阵列在存在于进行擦除工作时的同一擦除块1内。
即，例如在将阱分割为各个擦除块的情况下，表示该同一阱内存在的存储单元阵列。
在图15所示的例中，表示在该同一擦除块内至少存在两条以上从阱电位驱动电路120供给阱电位的布线。
阱电位供给布线表示将接地电位或正的高电压供给N阱的布线，用供电点Pvs与N阱接触。
存储单元晶体管的源区中有发射区的双极型晶体管由于将该阱区作为集电区，所以由阱电位供给布线供给的电位电平对该双极型晶体管的工作有很大影响。
即，例如在擦除块中只有一条阱电位供给布线的情况下，在距离该阱电位供给布线与阱表面接触的位置远的位置上存在的双极型晶体管中，有效地增大了集电极电阻。
因此，双极型晶体管的饱和特性恶化，有可能难以进行正常的读出工作等。
因此，如图15所示，通过在擦除块中配置多条阱电位供给布线，能降低这样的双极型晶体管的饱和现象。
图16～图17是说明在用图1说明的非易失性半导体存储器1000中对同一位线上的多个位的存储单元进行数据的并行写入时的工作情况用的示意图，图18是说明该并行写入工作的处理流程用的流程图。
首先，参照图16及图18，说明对所选择的存储单元并行地施加写入脉冲的工作。
Y译码器108根据供给地址缓冲器102的地址信号，选择一条位线，例如选择位线BL1，使位线选择门SLG1呈导通状态，将电位-6V加在所选择的位线BL1上(步骤S102)。
接着，数据驱动器124根据通过数据输入输出端供给的数据、例如8位的数据“0、1、0、0、……、1”，将以下的电位电平分别供给WL译码器106选择的字线WL1～WL8。
即，在应写入的数据为数据0的情况下，将0V加在对应的字线上。在写入数据为数据1的情况下，将10V加在对应的字线上。作为一定时间宽度的脉冲进行这样的施加(步骤S104)。
接着，WL译码器106使所选择的多条字线的电位全部为0V(步骤S106)。
其次，参照图17及图18，说明施加了写入脉冲后的检验工作。
存储单元SL译码器132通过与所选择的存储单元连接的单元选择线SL1～SL8，将读出数据供给读出放大器128。读出放大器128通过单元选择线SL1～SL8，并行地读出数据(步骤S108)。
写入/擦除控制电路122对由读出放大器128读出的数据和供给数据驱动器126的写入数据进行比较，判断写入工作是否结束(步骤S110)。
当断定对所有所选择的存储单元的写入工作已结束时，写入/擦除控制电路122结束写入工作(步骤S114)。
写入/擦除控制电路122在断定写入未结束时(步骤S110)，由WL译码器106只选择与写入未结束的位对应的字线，再根据被写入的数据是数据0还是数据1，将0V或10V的一定时间宽度的脉冲加在对应的字线上(步骤S104)。
反复进行以上的从步骤S104到步骤S112的处理，直至断定对全部所选择的位的写入工作结束为止，能对同一位线上的多个位的存储单元并行地写入数据。
在以上的写入工作中，位线的电位电平仍固定在选择状态的电位电平，写入时驱动所选择的字线的电位电平，读出时从所选择的单元选择线读出数据，进行检验工作，所以能进行高速的数据写入工作。以下，用图19～图30，说明图1及图2所示的非易失性半导体存储器1000的制造方法。
图19～图30是表示具有上述结构的非易失性半导体存储器1000的制造方法的第一工序～第十二工序的剖面图。
首先，参照图19，在p型硅衬底201主表面上形成具有300埃左右厚度的下敷氧化膜202。然后，采用CVD(化学汽相淀积ChemicalVapor Deposition)法，在该下敷氧化膜202上形成厚度为500埃左右的多晶硅膜203。用CVD法等，再在该多晶硅膜203上形成1000埃左右的氮化硅膜204。然后，在该氮化硅膜204上形成使元件分离区露出的抗蚀剂205。将该抗蚀剂205作为掩膜，通过进行各向异性刻蚀，来刻蚀元件分离区上的氮化硅膜204及多晶硅膜203。
此后，除去抗蚀剂205，将氮化硅膜204作为掩膜使用，进行有选择的氧化，如图20所示，形成场氧化膜206。然后，将上述多晶硅膜203及氮化硅膜204除去。
其次，如图21所示，将磷(P)离子注入存储单元晶体管区，在1000℃左右的温度下进行杂质激治，形成n阱207。
将下敷氧化膜202除去后，通过进行热氧化处理，在p型硅衬底201的全部表面上形成厚度为100埃左右的栅氧化膜213。然后用CVD法等，在该栅氧化膜213上形成厚度为1200埃左右的第一多晶硅膜214。
用CVD法等，在该第一多晶硅膜214上形成厚度为100埃左右的高温氧化膜，用CVD法等在该高温氧化膜上形成厚度为100埃左右的氮化硅膜，用CVD法再在该氮化硅膜上形成厚度为150埃左右的高温氧化膜。于是形成了ONO膜215。
其次，用CVD法，在上述ONO膜215上形成厚度为1200埃左右的掺入了杂质的多晶硅层。然后，用溅射法在该多晶硅层上形成厚度为1200埃左右的硅化钨(WSi)层。于是形成了构成控制栅极的导电层216。
用CVD法，在该导电层216上形成具有2000埃左右厚度的TEOS膜217。
其次，参照图23，在上述TEOS膜217上沿图23的横向断续地形成抗蚀剂218a。然后，将该抗蚀剂218a作为掩膜用，对TEOS膜217、导电层216、ONO膜215、第一多晶硅膜214进行刻蚀。于是形成浮栅极219及控制栅极220。
其次，参照图24，用CVD法，在存储单元晶体管区形成具有2000埃左右厚度的高温氧化膜。然后，通过对该高温氧化膜进行各向异性刻蚀，在存储单元晶体管的栅的侧壁上形成侧壁225。然后，将该侧壁225作为掩膜用，进行BF2或B注入，形成浓度为1E17～1E20cm-3、深度为0.1～0.3μm的p型杂质层。于是形成存储单元晶体管的源区及漏区。
另外，虽然不特别限定，但最好设定源区154的杂质浓度低于漏区150的杂质浓度。
这是因为源区154具有作为双极型晶体管的基区的功能，所以如果该区的杂质浓度太高，会降低发射极的注入效率。
此后，如图25所示，形成只在存储单元晶体管的源区上开孔的抗蚀剂图形218b，其次如图26所示，将该抗蚀剂掩膜及侧壁绝缘膜作为掩膜，进行砷(As)或磷(P)离子注入，形成n型杂质浓度为1E19～1E21cm-3、深度为0.05～0.2μm的发射区。
即，如图26所示，在除去抗蚀剂之后，以被存储单元晶体管的P型源区包围的方式形成N+型发射区。
如图26所示，在存储单元晶体管的源区的表面侧进行了N型杂质的离子注入后，如果进行退火将杂质激活，则如图27所示，便在彼此相邻的两个存储单元晶体管的每一个的共用源区的半导体表面侧形成了双极型晶体管的发射区。
接着，用CVD法等形成具有10000埃左右的厚度的TEOS氧化膜229，进行内腐蚀(etch back)使之平坦化。将抗蚀剂作为掩模，对存储单元晶体管的源区的TEOS氧化膜229进行刻蚀，形成图28所示的接触孔。
接着，用CVD法等形成具有2000埃左右的厚度的多晶硅层，通过将杂质导入该多晶硅层，使其具有导电性。再淀积1000埃左右的钨化硅(以下将多晶硅膜和钨化硅膜的重叠膜称作多晶硅硅化物膜)。
在该多晶硅硅化物膜上涂敷规定形状的抗蚀剂，将该抗蚀剂作为掩模进行图形刻蚀，形成图29所示的单元选择线227。
其次，参照图30，将上述抗蚀剂除去后，用CVD法在单元选择线227上形成由TEOS膜等构成的氧化硅膜229。该氧化硅膜229的厚度为1500埃左右。然后，用CVD法等在该氧化硅膜229上形成具有10000埃左右的厚度的由BPTEOS膜构成的氧化硅膜231。此后，通过850℃左右的热处理，进行回流(reflow)，用BHF(缓冲氢氟酸)等将BPTEOS膜刻蚀5000埃左右。
然后，在该氧化硅膜231上淀积规定形状的抗蚀剂，将该抗蚀剂作为掩模，对氧化硅膜229、231进行刻蚀。于是，形成存储单元晶体管的漏区、以及与在后继的工序中形成的主位线233连接用的接触孔233a。
其次，用CVD法及内腐蚀法，在上述的接触孔233a内形成钨栓233b。
然后，用溅射法等在该钨栓233b上及氧化硅膜231上形成具有5000埃左右的厚度的铝合金层。
然后，在该铝合金层上淀积规定形状的抗蚀剂(图中未示出)，将该抗蚀剂作为掩模，对铝合金层进行图形刻蚀，形成位线233。
此后，将上述对铝合金层进行图形刻蚀用的抗蚀剂除去，在该位线上形成层间绝缘膜(图中未示出)。
通过以上的工序，制造出具有图2所示的剖面形状的存储单元晶体管。
通过以上这样的工序，既能抑制存储单元面积的增大，又能形成两个存储单元晶体管共有的双极型晶体管。在实施例2的存储单元晶体管的制造方法中，将在存储单元晶体管的控制栅及浮栅等的侧壁上形成的绝缘膜侧壁及进行图形刻蚀用的抗蚀剂层作为掩模，在存储单元晶体管的源区的表面侧进行了形成发射极用的离子注入。
可是，作为在存储单元晶体管的源区中形成发射极层的工序，不限于在实施例2中说明过的方法。
在实施例2中，用多晶硅层形成了在实施例1中所示的单元选择线。
可是，假设用铝布线形成该单元选择线，那么也可以采用以下的制造工序。
图31表示用铝布线形成单元选择线，使该铝布线直接与半导体衬底表面接触时的发射极层的形成方法。
即，在实施例1所示的工序的流程中，在向图26所示的存储单元晶体管的源漏区进行离子注入的工序结束后的阶段，形成层间绝缘膜250。在该层间绝缘膜250上开设在存储单元晶体管的源区及漏区上开口的接触孔252。
另外，越过只在存储单元晶体管的源区开口的抗蚀剂掩模，在源区的半导体衬底表面一侧进行构成发射极层的N型杂质的离子注入。
即使采用这样的工序，也能形成接近于存储单元晶体管、在其源区表面一侧具有发射极层的双极型晶体管。
通过以上这样的工序，既能抑制存储单元面积的增大，又能形成两个存储单元晶体管共有的双极型晶体管。图32是表示形成实施例4的双极型晶体管的发射区的另一工序图。
参照图32，与图31所示的工序一样，在存储单元晶体管的源漏区的离子注入结束后的时刻，淀积层间绝缘膜250。在该层间绝缘膜250上开设在存储单元晶体管的源区上开口的接触孔252。将层间绝缘膜作为掩模，对于该接触孔进行构成发射极层的N型杂质的离子注入。
接着，在该接触孔上形成多晶硅硅化物布线，形成所谓的由多晶硅硅化物布线进行的直接接触。
采用这样的工序，也能在相邻的两个存储单元晶体管共有的源区的半导体衬底的表面侧进行与源区不同的导电类型的杂质的离子注入。
通过以上这样的工序，既能抑制存储单元面积的增大，又能形成两个存储单元晶体管共有的双极型晶体管。图33及图34是表示本发明的实施例5的双极型晶体管的形成工序图。
与图31所示的情况一样，在向存储单元晶体管的源漏区进行的离子注入结束后，形成层间绝缘膜250，对层间绝缘膜250形成在源区上开口的接触孔。
其次，参照图34，将该层间绝缘膜作为掩模，用例如CVD法等，在两个相邻的存储单元晶体管共有的源区上开口的接触孔中有选择地使N型的硅层外延生长。
即，该有选择地生长的N型Si外延生长层构成双极型晶体管的发射极层，存在于其下层的P型源区构成双极型晶体管的基区，形成该源区的N阱区构成双极型晶体管集电极区。
即使采用这样的工序，也能形成将两个相邻的存储单元晶体管共有的源区作为基极层的双极型晶体管。
通过以上这样的工序，既能抑制存储单元面积的增大，又能形成两个存储单元晶体管共有的双极型晶体管。图35和图36表示本发明的实施例6的双极型晶体管的形成方法。
参照图35，首先，与图31一样，在向存储晶体管的源漏区的离子注入结束后，形成层间绝缘膜250。
接着，在该层间绝缘膜上形成在相邻的两个存储单元晶体管共有的源区上有开口的接触孔252。
接着，参照图36，在图34的工序中，在露出的源极部分的硅衬底上淀积具有与源扩散层的导电类型不同的多晶硅层，将它作为双极型晶体管的发射区。
在该发射区上再淀积单元选择线，通过图形刻蚀形成单元选择线。
在以上的说明中，说明了在半导体衬底表面上淀积的N型多晶硅层直接作为发射极工作的情况，但也可以例如在该N型多晶硅层形成后的阶段，通过进行热处理，使N型多晶硅层中的N型杂质扩散到源区表面一侧，将通过该扩散形成的N型层作为双极型晶体管的发射极层。
采用这样的工序，也不会导致存储单元面积的增大，能形成两个存储单元晶体管共有的双极型晶体管。图37及图38是表示在两个存储单元晶体管的共有源区表面一侧形成双极型晶体管的发射极层的另一工序图。
首先，参照图37，在对存储单元晶体管的源漏进行的离子注入结束的时刻，在源区上形成开口的抗蚀剂掩模图形260。
接着，将该抗蚀剂掩模作为掩模，在源区的半导体衬底表面侧进行与源区的导电性不同的杂质(这时为N型杂质)的离子注入。
接着，将抗蚀剂掩模图形260除去，在相邻的两个存储单元晶体管共有的源区的半导体衬底表面侧形成N型发射极层。
采用这样的工序，也不会使存储单元面积增大，能形成两个存储单元晶体管共有的双极型晶体管。在以上的说明中，P沟道型存储单元晶体管可以是在P型衬底上形成的N阱内形成的。
因此，作为在P型衬底上形成的N阱的构成方法，有以下情况。
首先，参照图39，在P型衬底200的表面侧，首先在存储单元晶体管区中形成了每个擦除块单元中独立生成的N型阱302a～302b。
另一方面，在外围电路中，在P型衬底表面侧形成的N型阱内形成P沟道晶体管，在P型衬底表面侧形成的P型阱内形成N沟道型晶体管。
即构成外围电路的CMOS电路具有所谓的双阱型的结构。
图40是表示在P型衬底表面侧形成的阱的结构的另一例的剖面图。
在图39所示的阱结构中，外围电路的CMOS型晶体管为在双阱内形成的结构。
在图40所示的结构中，形成外围电路的N沟道晶体管的阱还具有在P型衬底表面侧形成的N型阱内再形成P型阱的结构。
因此，构成外围电路的CMOS晶体管是由所谓的三重阱型的阱形成的。
通过构成这样的阱，能提高外围电路的抗锁定的性能。
图41是表示在N型衬底上形成图1所示的非易失性半导体存储器1000时的阱结构的剖面图。
非易失性半导体存储器1000的存储单元阵列部分是在N型衬底表面侧形成的N型阱内形成的。
另一方面，构成外围电路的CMOS电路的P沟道晶体管是在N型衬底表面侧形成的N型阱内形成的。
另一方面，构成外围电路的CMOS电路的N沟道晶体管是在N型衬底表面侧形成的P型阱内形成的。
因此，在这样的阱结构中，按照擦除单位分割形成存储单元晶体管的阱是困难的。
图42是表示在N型衬底上形成图1所示的非易失性半导体存储器1000时的另一阱结构的剖面图。
在图42中形成存储单元阵列的区是在N型衬底表面上形成的P阱内再形成的N型阱的区。
因此，这种情况下，能构成在每个擦除块中对形成存储单元晶体管的N型阱进行分割的结构。
另外，构成外围电路的CMOS电路的P沟道晶体管是在N型衬底的表面上形成的N阱区内形成的。外围电路的CMOS电路的N沟道MOS晶体管是在N型衬底的表面上形成的P阱区内形成的。
通过采用以上说明的图39～图42所示的阱结构，不管是在P型衬底上，还是在N型衬底上都能形成图1所示的非易失性半导体存储器1000。
特别是在使用P型衬底的情况下，具有这样的优点，即在形成P沟道存储单元时，容易对在每个擦除块中形成P沟道存储单元晶体管的阱进行分割。图43是表示本发明的实施例8的非易失性半导体存储器2000的结构的简略框图。
与图1所示的实施例1的非易失性半导体存储器1000的结构不同之点如下。
另外，在图43中，为了说明简单起见，将存储单元阵列104中包括的存储单元表示成2行2列的情况。
实施例8的非易失性半导体存储器2000与实施例1的非易失性半导体存储器1000的结构不同之点在于各存储单元所包括的每个存储单元晶体管都含有一个双极型晶体管。
即，在非易失性半导体存储器2000的存储单元阵列104中，存储单元MC1a包括存储单元晶体管TM1a，存储单元晶体管TM1a有浮栅、其控制栅与字线WL1连接、漏与位线BL1连接，对应于该存储单元晶体管TM1a设有双极型晶体管BT1a，其基极与存储单元晶体管TM1a的源连接，在集电极上接收接地电位，发射极与单元选择线SL1连接。
其它存储单元MC1b、MC2a及MC2b的基本结构也一样。
即，在实施例8的非易失性半导体存储器2000中，字线和单元选择线逐条地对应于存储单元阵列的各行配置。
其它结构部分与图1所示的实施例1的非易失性半导体存储器1000的结构相同，所以相同的部分标以相同的符号，不重复说明。
图44是表示图43所示的存储单元MC1a及MC1b的结构的剖面图。
参照图44，更详细地说明存储单元MC1a的结构。
存储单元MC1a中包含的存储单元晶体管TM1a包括在半导体衬底的表面侧形成的N型阱140；在N型阱的表面侧形成的P型漏区150及P型源区154；夹在漏区150及源区154之间的沟道区152；在沟道区152上将隧道氧化膜夹在中间形成的浮栅156；以及在浮栅156的上方将绝缘膜夹在中间形成的控制栅158。
在存储单元MC1a的源区154的表面一侧形成N型发射区160，除了半导体衬底的主表面以外，该发射区160被源区154包围。
即，构成将该N型发射区160作为发射极，将源区154作为基区，将N型阱140作为集电极区的双极型晶体管。
漏区150与位线BL1连接，发射区160与单元选择线SL1连接。
在存储单元MC1a及MC1b的边界上形成元件分离区170。
作为该元件分离区170，可以利用在从半导体衬底的表面侧刻蚀的槽区中形成了填充氧化膜的所谓槽型的元件分离区。
另外，还可以利用所谓的LOCOS(硅的局部氧化LocaalOxidation of Silicon)分离。
另外，在源区154中，作为形成发射区160的方法，可以采用与在实施例2～7中说明过的相同的制造方法。
图45是更详细地表示图43所示的存储单元阵列104的结构的电路图。
在图45中示出了存储单元MC2a被选择时的位线BL1～BL3，字线WL0～WL3及单元选择线SL0～SL3的电位配置情况。
即，与存储单元MC2a的存储单元晶体管TM2a的漏连接的位线BL2保持在0V的电位电平。
除此之外的位线的电位电平保持在例如-1.8V。
另一方面，与存储单元MC2a的存储单元晶体管TM2a的栅连接的字线WL1的电位电平保持在-1.8V，其它字线的电位电平保持在0V。
另外，与存储单元MC2a的双极型晶体管的发射极连接的单元选择线的电位电平保持在例如-1.8V，其它单元选择线的电位电平保持在0V。
通过这样配置电位，例如在通过使字线的电位电平为-1.8V、存储单元晶体管TM2a呈导通状态时，位线BL2呈0V的电位电平，所以，双极型晶体管BT2a的基极与处于-1.8V的电位电平的发射极相比，被单元选择线经由该存储单元晶体管TM2a向正侧偏置。
即，双极型晶体管BT2a的基极发射极耦合呈正方向偏压状态。因此，基极电流从存储单元晶体管TM2a的沟道区供给双极型晶体管BT2a的基极，与此相应地，使与电流放大率相当的部分的基极电流放大后的发射极电流从保持接地电位的双极型晶体管BT2a的集电极流到保持-1.8V的单元选择线SL1。
因此，与实施例1的非易失性半导体存储器1000一样，由与存储单元SL译码器132连接的读出放大器128检测流过该单元选择线SL1的电流值，所以能读出存储单元晶体管TM2a中保存的信息。
另外，在以上的说明中，说明了存储单元晶体管TM2a呈“LowVt”状态的情况。可是，存储单元晶体管TM2a呈“High Vt”状态时，即使字线WL1的电位电平为-1.8V，电流也不流过该存储单元晶体管TM2a。因此，由于基极电流不供给双极型晶体管BT2a，所以电流也不流到单元选择线SL1。
就是说，用读出放大器128检测流过单元选择线SL1的电流值，所以能检测存储单元晶体管TM2a呈“Low Vt”状态还是呈“HighVt”状态。
在图43所示的存储单元中，除了在每个存储单元中都配置一个双极型晶体管这一点之外，也能通过用实施例1中的图7及图8说明过的电位配置进行写入工作。
另外，在本实施例中在写入工作时，处于非选择状态的控制栅的电位电平被设定为能使栅漏之间的电场缓和的电位，所以能防止所谓的漏干扰的不良现象。
即，与所选择的位连接的位线的电位电平为-6V，与此相对应，关于呈非选择状态的控制栅的电位电平，最好例如施加-3V等的负电位。
就是说，在写入状态下，通过将负电压加在处于非选择状态的存储单元晶体管的控制栅(字线)上，更可防止产生漏干扰不良。
图46是表示将图43所示的存储单元MC1a和MC1b的剖面结构的两种情况进行对比用的图，图46(a)是表示剖面结构的第一例图，图46(b)是表示剖面结构的第二例图。
图46(a)与图44所示的结构相同，存储单元MC1a的存储单元晶体管TM1a的源区和存储单元MC1b的存储单元晶体管TM1b的源区互相接近配置，元件分离区170被设在该源区之间的边界部分。
与此不同，在图46(b)的结构中，存储单元晶体管TM1b的漏区靠近存储单元晶体管TM1a的源区形成。
因此，元件分离区170被设在存储单元晶体管TM1a的源区和存储单元晶体管TM1b的漏区的边界部分。
在呈图46(a)所示的结构的情况下，例如在存储单元晶体管TM1a和TM1b的源区和漏区中，在改变注入条件时，由于具有同一条件的区的2个存储单元相接近，所以具有容易形成抗蚀剂掩模的优点。
即，由于各源区和漏区分别形成注入离子用的抗蚀剂掩模时能使该抗蚀剂掩模的开口面积大，所以能增大在光刻工序中所要求的分辨率的容限。
另一方面，在图46(b)所示的结构的情况下，具有能增大互相接近形成的双极型晶体管BT1a和双极型晶体管BT1b的发射区与分别连接的单元选择线SL1及SL2的布线间隔的优点。
即，一般说来，单元选择线SL1和SL2是由同一布线层形成的，但如果能将该布线层的布线间距加大的话，就能增大单元选择线形成工序中的光刻等的容限。
图47～图49是表示用图44已说明的存储单元在备用状态下的电位配置例的示意图。
首先，参照图47，说明存储单元MC1a及MC1b在备用状态下的各部分的电位配置的第一例。
在图47中，例如位线保持在-1.8V，控制栅保持在0V，单元选择线保持在0V,N型阱保持在0V。
由于呈这样的状态，即使在电流暂时能流过存储单元晶体管TM1a的沟道的状态下，由于双极型晶体管的基区即存储单元晶体管TM1a的源区和双极型晶体管的发射区160呈反偏压状态，所以电流不流过双极型晶体管BT1a。
因此，通过呈图47所示的电位配置，在备用状态下，单元选择线2与存储单元晶体管的阈值无关，不流过电流。
图48是表示图44所示的存储单元在备用状态下各部分的电位配置的另一例图。
在图48中，位线的电位电平保持在0V，控制栅的电位电平保持在0V，单元选择线的电位电平保持在0V,N型阱的电位电平保持在0V。
在上述的电位配置方式下呈备用状态时，例如即使存储单元晶体管TM1a呈导通状态，正向偏压也不会加在双极型晶体管的基极发射极之间。因此单元选择线中不流过电流。
图49是表示用图44说明的存储单元在备用状态下的电位配置的另一例的示意图。
在图49中，例如位线保持在-1.8V，控制栅保持在0V，单元选择线保持在-1.8V,N型阱保持在0V。
即使取图49所示的电位配置方式，双极型晶体管的发射极基极之间也不会施加正向偏压，所以这时单元选择线中也不流过电流。
在以上的说明中，在备用状态下存储单元晶体管的控制栅的电位电平都保持在0V。
但是，只要双极型晶体管的发射极基极之间无正向偏压，单元选择线中就不流过电流，所以控制栅的电位电平即字线的电位电平在备用状态下不一定必须保持在0V。
因此，在备用状态下还可以呈以下的电位配置情况。
第一，在备用状态下，例如使位线的电位电平为-1.8V，使字线的电位电平为任意电压，使单元选择线的电位电平为0V。
这时，例如字线WL的电位电平呈任意电压时，存储单元晶体管TM1a呈导通状态。可是，由于位线的电位电平之故，双极型晶体管的基区即存储单元晶体管TM1a的源区经由存储单元晶体管TM1a的沟道被朝向负侧偏置。另一方面，双极型晶体管的发射区因单元选择线而被保持在0V，所以发射极基极之间呈反向偏压。
因此，在这样的电位配置的情况下，在备用状态下单元选择线中也不流过电流。
第二，在备用状态下，可作如下配置将位线的电位电平保持在0V，将字线的电位电平保持在任意电压，将单元选择线的电位电平保持在0V。
在这种情况下，例如即使存储单元晶体管TM1a呈导通状态，在存储单元晶体管的源区形成的双极型晶体管的发射极基极之间也无正向偏压。
因此，即使是这样的电位配置方式，在备用状态下单元选择线中也不流过电流。
第三，还可以使位线的电位电平为-1.8V，使字线的电位电平为任意电压，使单元选择线的电位电平为-1.8V。
即使取这样的电位配置方式，在存储单元晶体管TM1a呈导通状态时，双极型晶体管的发射极基极之间也无正向偏压。
因此，单元选择线中不流过电流。
第四，将电源电位Vcc加在N型阱上，位线、字线(控制栅)、单元选择线的电位电平可以分别呈用图47～图49说明过的电位配置方式或上述的第一至第三种电位配置方式。
通过这样处理，能容易地例如使存储单元晶体管的阈值在0V以上。就是说，在存储单元晶体管为P沟道型的情况下，选择字线时不需要加负电位。
而且，在上述的第一～第四种情况下，在备用状态下可以使字线的电位电平为任意的电压。
因此，如果在备用状态下预先将字线的电位电平设定为读出电压，则在读出工作时，只驱动位线的电位电平和单元选择线的电位电平，就能读出数据，能谋求读出工作的高速化。
而且，在备用状态下将字线的电位电平设定成任意的电压，换句话说，如果在存储单元晶体管呈“High Vth”状态时的阈值电压Vth和“Low Vth”状态时的阈值电压Vth之间作为工作容限存在足够的电平差，就能将它们的绝对值调整到具有任意的值。
这一事实意味着在P沟道型存储单元晶体管中，不一定必须将读出电压设定为负电压，例如可以使其为0V的值或为正电压。
因此，例如如果能使读出时的字线的电位电平为0V，则将该字线的电位电平固定在接地电位，就不需要特别进行驱动。
这意味着能使读出工作高速化，以及使驱动字线的电位电平的电路简单化。
图50是说明从图47中已说明的备用状态开始，非易失性半导体存储器2000进行读出工作时位线BL的电位电平、字线WL的电位电平、单元选择线SL的电位电平及N型阱的电位电平随时间变化用的时序图。
在时刻t0，接通非易失性半导体存储器的电源。
在时刻t1，分别设定位线的电位电平为-1.8V，字线的电位电平为0V，单元选择线SL的电位电平为0V,N型阱的电位电平为0V，这就是备用状态下的电位配置情况。
接着在时刻t2，首先是单元选择线的电位电平变成激活状态的电位电平、即-1.8V。
接着在时刻t3，位线的电位电平变成激活状态、即0V。
这时，通过调整对存储单元晶体管的写入前后的阈值，在字线的电位电平为0V时进行读出。
即，“High Vth”状态的存储单元的阈值为0V以下，“Low Vth”状态的存储单元的阈值为0V以上，进行数据的写入。
通过变成时刻t3时的电位配置，从而对于呈“High Vth”状态的存储单元来说，电流在单元选择线中流动，在呈“Low Vth”状态的存储单元中不流过电流。图43所示的读出放大器128将该电流值放大。
在时刻t4，位线的电位电平再次返回备用状态的-1.8V。
接着在时刻t5，单元选择线的电位电平返回备用状态时的0V，电位配置再次返回备用状态时的电位配置情况。
在图50中说明的读出工作中，使字线的电位电平不变，只改变位线和单元选择线的电位电平，就能读出存储单元中保存的数据。
由于字线的电位电平在读出工作中和在备用状态中都保持同一电平，所以字线的充放电时间对读出工作无影响，能进行高速读出。
图51是表示将阱电位供给图43所示的存储单元阵列用的阱电位供给布线的结构图，用来与实施例1中的图15进行对比。
图51所示的存储单元阵列是存在于进行擦除工作时的同一擦除块内的存储单元阵列。
即，表示例如对每个擦除块进行阱分割时，存在于该同一阱内的存储单元阵列。
在图51所示的例中，表示在该同一擦除块内至少存在两条以上从阱电位驱动电路120供给阱电位的布线。
阱电位供给布线表示将接地电位或正的高电位供给N阱的布线，在供电点Pvs处与N阱接触。
由于在存储单元晶体管的源区中有发射区的双极型晶体管将该阱区作为集电极区，所以由阱电位供给布线供给的电位电平对该双极型晶体管的工作影响很大。
即，例如在擦除块中只有一条阱电位供给布线的情况下，在存在于远离该阱电位供给布线与阱表面接触的位置处的双极型晶体管中，有效地增大了集电极电阻。
因此，双极型晶体管的饱和特性恶化，有可能难以进行正常的读出工作等。
因此，如图51所示，由于在擦除块中配置多条阱电位供给布线，所以能减少这样的双极型晶体管的饱和现象。
另外，在实施例8的非易失性半导体存储器2000中也能进行在实施例1的非易失性半导体存储器1000中用图16～图18说明过的多个数据并行写入及并行检验工作。图52是表示本发明的实施例9的非易失性半导体存储器3000的结构的简略框图。
与实施例1的非易失性半导体存储器1000的结构不同之点如下。
另外，在图52中，为了说明简单起见，假定存储单元阵列104中只包括4行×2列的存储单元。
非易失性半导体存储器3000的结构与非易失性半导体存储器1000的结构不同的第一点在于例如从存储单元MC1a来看，单元选择晶体管MS1a连接在位线BL1和存储单元晶体管MT1a之间。
即，单元选择晶体管MS1a的栅电位由存储单元SL译码器132经由第二单元选择线MSL1控制，使位线BL1和存储单元晶体管MT1a的漏的连接呈导通状态或关断状态。
以下，将控制双极型晶体管的发射极的电位电平用的单元选择线称为第一单元选择线。
第二点不同在于如后文所述，存储单元SL译码器132根据地址信号A0～Ai，在选择对应的存储单元时，控制第一单元选择线SL1和第二单元选择线MSL1两者的电位电平。
除此之外，例如每两个存储单元设置一个双极型晶体管等与图1所示的非易失性半导体存储器1000的结构相同，故相同的部分标以相同的符号，不重复其说明。
图53是表示图52所示的存储单元MC1a的结构的剖面图。
存储单元MC1a包括在半导体衬底的表面上设置的N型阱140；在N型阱140中的半导体衬底表面上设置的P型漏区150；P型源区154；夹在漏区150及源区154之间的沟道区152；在沟道区152上将隧道氧化膜夹在中间形成的浮栅156；以及在浮栅156上将绝缘膜夹在中间形成的控制栅158。
另外，虽然不特别限定，但与漏区150的杂质浓度相比，源区154的杂质浓度设定得低。
存储单元MC1a还包括在N型阱140的表面上靠近漏区150的沟道区164；与漏区150相对地将沟道区164夹在中间形成的第二漏区166；在沟道区164上通过隧道氧化膜形成、且由与浮栅156为同一布线层(例如多晶硅层)形成的选择门下层172；以及在选择门下层172上导电性地进行连接而形成、由与控制栅158为同一的布线层(例如第二多晶硅层)形成的选择门上层174。
以下，作为总称，将选择门下层172及选择门上层174称为选择门SG。
由第二单元选择线MSL1控制选择门SG的电位电平。
控制门158的电位电平由字线WL1控制。
存储单元MC1a在源区154中除了半导体衬底表面外，还包括在半导体衬底表面一侧由该源区154完全包围的方式形成的N型发射区160。
因此，形成将该N型发射区160作为发射极、将源区154作为基极、将N型阱140作为集电极的双极型晶体管。阱电位(例如0V)通过阱电位供给布线(图中未示出)被供给N型阱140。
发射区160与第一单元选择线SL1连接，第二漏区166与位线BL1连接。
源区154的杂质浓度之所以设定得比漏区150的低，是因为源区154起双极型晶体管的基区的作用，所以如果该区的杂质浓度过高，发射极的注入效率就会降低。
在图53中，还示出了读出工作中的各部分的电位配置之一例。
即，在读出工作中，位线BL1的电位电平保持在0V，第一单元选择线SL1的电位电平保持在-1.8V。
另一方面，假设单元选择晶体管MS1a的选择门SG的电位电平保持在-1.8V，控制门158的电位电平保持在0V。
这里，同样通过调整存储单元晶体管MT1a的写入阈值，将控制门158读出时的电位电平设定为0V。
通过使选择门SG的电位电平为-1.8V，单元选择晶体管MS1a呈导通状态，位线BL1和第一漏区150通过沟道区164连接。
另一方面，双极型晶体管的发射区160由于第一单元选择线SL1而呈-1.8V的偏压。
因此，例如在通过存储单元晶体管MT1a的控制门的电位呈0V而保持呈导通状态的数据的情况下，双极型晶体管的基区即源区154从第一漏区150通过沟道区152，对发射区160施加正向偏压。
因此，双极型晶体管的发射极基极之间呈正向偏压，将通过沟道152流入第一单元选择线SL1的基极电流按照相当于电流放大率放大后的发射极电流，作为读出电流Iread流过。
存储单元晶体管MT1a即使在控制门的电位电平呈0V时，在保持着不呈导通状态的数据的情况下，不在双极型晶体管的基区即源区154上施加偏压，基极电流也不流入。
因此，在单元选择线SL1中不流过读出电流。
就是说，通过由图52所示的读出放大器128放大该电流值，能读出存储单元晶体管MT1a中存储的数据。
图54是更详细地表示图52所示的存储单元阵列104的结构的电路图。
在图54中，存储单元MC2b呈选择状态的电位电平被加在位线BL1、BL2、第二单元选择线MSL1～MSL4及第一单元选择线SL1、SL2上。
即，存储单元MC2b的单元选择晶体管MS2b的漏连接的位线BL2的电位电平保持在0V，位线BL1的电位电平保持在-1.8V。
另外，假设双极型晶体管BT2的发射极连接的第一单元选择线SL1保持在-1.8V，单元选择晶体管MS2b的选择门连接的第二单元选择线MSL2保持在-1.8V。
其它第一单元选择线SL1及第二单元选择线MSL1、MSL3、MSL4都保持在0V。
另一方面，如上所述，在读出工作中，假设存储单元MC2b的存储单元晶体管MT2b的栅上连接的字线WL2的电位电平保持在0V，其它处于非选择状态的字线的电位电平也保持在0V。
图55是表示图54所示的各存储单元中的电位配置及电流流动的情况的示意图。
首先，处于选择状态的存储单元MC2b如用图53所述，位线的电位保持在0V，选择门的电位电平保持在-1.8V，控制栅的电位电平保持在0V，第一单元选择线的电位电平保持在-1.8V，N型阱的电位电平保持在0V。
因此，如果存储单元晶体管MT2b呈导通状态，则基区154根据位线的电位电平，与发射区160的电位电平相比，被施加正向偏压。
这时，发射极基极的耦合呈正向偏压，读出电流Iread流过第一单元选择线。
另一方面，在呈非选择状态的存储单元MC4a中，位线的电位呈0V，选择门的电位电平呈0V，控制栅的电位电平呈0V，第一单元选择线SL2的电位电平呈-1.8V。
因此，单元选择晶体管呈关断状态，基极电流不从位线供给基区154。
因此，不管该存储单元MC4a存储的数据如何，电流不流过第一单元选择线SL2。
其次，在呈非选择状态的存储单元MC1b中，位线的电位保持在-1.8V，选择门的电位电平保持在-1.8V，控制栅的电位电平保持在0V，第一单元选择线的电位电平保持在-1.8V,N型阱的电位电平保持在0V。
这时，单元选择晶体管MS1b呈导通状态。
这时，控制栅的电位电平为0V，即使存储单元晶体管MT1b呈导通状态，但由于位线的电位电平为-1.8V，所以相对于因第一单元选择线而呈-1.8V偏压的发射区来说，双极型晶体管基区即存储单元晶体管MT1b的源区不会呈正偏压。
因此由于双极型晶体管发射极基极耦合不呈正向偏压，所以在该双极型晶体管中无发射极电流。
即，不管存储单元晶体管MT1b保存的存储信息如何，处于非选择状态的存储单元MC1b的第一单元选择线中不流过电流。
其次，在处于非选择状态的存储单元MC3a中，位线的电位保持在-1.8V，选择门的电位电平保持在0V，控制栅的电位电平保持在0V，第一单元选择线的电位电平保持在-1.8V,N型阱的电位电平保持在0V。
因此，由于单元选择晶体管MS3a呈关断状态，所以存储单元晶体管MT3a的源区即双极型晶体管基区与位线之间被关断。
就是说，由于基极电流不供给双极型晶体管，该非选择存储单元MC3a上连接的第一单元选择线SL2中不流过电流。
就是说，由于设定成以上说明的位线BL、字线WL、第一单元选择线SL及第二单元选择线MSL的电位电平的电位配置，所以对于处理选择状态的存储单元来说，根据其存储的数据，第一单元选择线中流过电流，对于处理非选择状态的存储单元来说，第一单元选择线中不流过电流。
因此，通过读出该第一单元选择线中流的电流值，就能在外部读出所选择的存储单元的存储信息。
其次，说明图53中说明过的存储单元各部分在备用状态下的电位配置例。
图56是表示图53中说明过的存储单元MC1a在备用状态下的电位配置例图。
在图56中，位线的电位保持在-1.8V，选择门的电位电平保持在0V，控制栅的电位电平保持在0V，第一单元选择线的电位电平保持在-1.8V,N型阱的电位电平保持在0V。
通过这样的电位配置，单元选择晶体管MS1a呈关断状态，所以基极电流不供给将存储单元晶体管MT1a的源区作为基极层的双极型晶体管。
因此，在备用状态下，第一单元选择线SL中不流过电流。
为了从该状态设定为读出状态的电位配置，将位线的电位电平变为0V、将选择门的电位电平变为-1.8V即可。
图57是说明用图53说明过的存储单元在备用状态下的电位配置的另一例的示意图。
在图57中，位线的电位保持在-1.8V，选择门的电位电平保持在0V，第一单元选择线的电位电平保持在-1.8V,N型阱的电位电平保持在0V。
这时，如图56中所述，由于单元选择晶体管MS1a的电位电平保持在呈关断状态的电位电平，所以字线的电位电平不一定必须为0V。
因此，在图57中，字线的电位电平即存储单元晶体管MT1a的控制栅的电位电平为任意的电压。
为了从该状态设定为读出状态的电位配置，将位线的电位电平变为0V、将选择门的电位电平变为-1.8V即可。
这时，通过调整对应于写入数据移位的存储单元晶体管的阈值电压，可以使读出工作时的字线的电位电平即控制栅CG的电位电平为任意的电压。
因此，在从备用状态转移到读出状态时，不需要改变字线的电位电平。
另外，与实施例1或8一样，在等待状态下，将电源电位Vcc加在N型阱上，其它部分的电位电平保持在图56或图57所示的电位电平，也可构成备用状态。
图58是表示在图52所示的存储单元阵列中，位线、字线、第一单元选择线SL及第二单元选择线MSL的平面图形的示意图。
在图58所示的例中，第一单元选择线SL有重叠层结构，第二单元选择线MSL(控制选择门SG的布线)有由金属布线构成的所谓叠置结构。
另外，在图53所示的例中，说明了构成存储单元晶体管MT1a的浮栅的第一多晶硅层、由与单元选择晶体管MS1a的下层选择门为同一的多晶硅层形成的、构成存储单元晶体管MT1a的控制栅的第二多晶硅层、以及用与单元选择晶体管的上层的选择门为同一的多晶硅层形成的部分。
但是，例如可以只用形成浮栅的第一多晶硅层构成选择门晶体管的栅。
在图58中，由互相电连接层叠的第一及第二多晶硅层形成选择门SG。
由形成存储单元晶体管MT1a等的控制栅的第二多晶硅层形成字线。
另外，由第三层的多晶硅层在多个列中形成第一单元选择线的副布线s1。
用第一层的铝布线沿列方向配置位线。
另外，对于多个存储单元的每个列，利用第二层的铝布线将由第三层的多晶硅层形成的第一单元选择线的副布线和由第二层的铝布线形成的第一单元选择线的主布线连接起来。
另一方面，第二单元选择线也具有沿多个存储单元的每个列将第二层的铝布线和构成选择门的第二层的多晶硅层连接起来的所谓叠置结构。
这里，由于读出工作通常同时进行8位，所以选择门SG同时选择8条。因此如图所示，对应于将多条(2～8条)选择门汇总成的组，设置第二单元选择线MSL的叠置布线(图中用粗线表示的2A1的SG)，可以缓和叠置布线的间距。
在这样的结构的情况下，如用图53所述，在读出状态下，由于字线的电位电平保持在0V，即使在备用状态下，字线的电位电平同样保持在0V，所以即使在字线是用第二多晶硅层形成的、其布线电阻高的情况下，也不会影响读出速度。
即使用第二层的多晶硅层形成字线，也不影响读出速度，这一点如用图57所述，即使在备用状态下，或在读出工作状态下，也相当于将字线的电位电平保持在任意的电压下进行工作的情况。
通过这样的构成，能用铝布线传递进行读出工作时必须使电位电平变化的位线BL、第一单元选择线SL及第二单元选择线MSL的电位电平的变化，所以能实现高速的读出工作。
图59是表示图52所示的存储单元阵列104的位线BL、字线WL、第一单元选择线SL及第二单元选择线MSL的布线图形的另一例的平面图形图。
与图58所示的平面图形的不同点如下。
即，在图58中，第一单元选择线的主布线与字线平行，换句话说，沿行方向配置。
在图59所示的例中，用第一层的铝布线形成第一单元选择线SL的主布线，且与位线平行地构成。
通过这样的构成，能宽余地形成第二层的铝布线的布线间距，所以与图58所示的例相比，具有容易形成第二层的铝布线的效果。
图60是表示存储单元阵列104的位线BL、字线WL、第一单元选择线SL及第二单元选择线MSL的图形的第三例的平面图形图。
与图59所示的平面图形的不同点在于将第一单元选择线的副布线作为第一层的铝布线，用第一层的铝布线形成第二单元选择线MSL的叠置布线。
这是因为第一单元选择线SL可按照以最低限度同时进行读出工作的位数来提供，剩下的能汇总起来进行叠置。
与此相应，位线是第二层的铝布线，且由第二层的铝布线形成第一单元选择线的主布线。
由于这样构成，能减小第一单元选择线的副布线的电阻，所以即使增加用这样的第一单元选择线的副布线连接的存储单元的列数，也不会导致工作速度的下降。
即，换句话说，能使第一单元选择线的主布线的间距比图59所示的情况更大。
图61是表示用图53说明过的存储单元晶体管在读出工作时各部分的电位配置之一例图。
在呈选择状态的存储单元中，位线的电位电平为0V，字线的电位电平为0V，第一单元选择线的电位电平为-1.8V，第二单元选择线的电位电平为-1.8V。
与此不同，处于非选择状态的位线的电位电平为-1.8V，字线的电位电平为0V，第一单元选择线的电位电平为-1.8V，第二单元选择线的电位电平、即选择门的电位电平为0V。
N型阱的电位电平保持在0V。
因此，如用图55所述，只与所选择的存储单元中的存储信息对应的电流在第一单元选择线中流动。
图62是表示将数据写入用图53说明过的存储单元中时加在各部分的电位之一例图。
对于呈选择状态、被写入数据的存储单元来说，位线的电位电平保持在-6V，字线的电位电平保持在10V，选择门的电位电平即第二单元选择线的电位电平保持在-7V，第一单元选择线的电位电平保持在0V。
通过以上这样配置电位，对所选择的存储单元来说，将因能带与能带之间的隧道电流产生的电子注入浮栅中，进行数据的写入。
与此不同，对于非选择状态的存储单元来说，位线的电位电平保持在-1.8V，字线的电位电平保持在0V，选择门的电位电平保持在0V，第一单元选择线的电位电平保持在-1.8V。
由于将选择门的电位电平保持在0V，所以在写入工作时加在位线上的负高压(即-6V)不直接加在存储单元晶体管的漏区上。
因此，能完全避免所谓的漏干扰。
图63是表示擦除工作时施加的电位的配置之一例图。
选择状态下的位线呈断开状态，字线的电位电平保持在-1.8V，选择门的电位电平保持在-1.8V，第一单元选择线的电位电平保持在0V。
由于这样配置电位，所以所谓的FN隧道电流从浮栅流到沟道侧，将电子拉出，进行被写入的数据的擦除工作。
图64是表示用图53说明过的存储单元晶体管的平面图形图。
在图64中，形成单元选择晶体管MS和存储单元晶体管MT使其具有相同的沟道宽度。
即，由元件分离用的绝缘膜606规定的有源区608的宽度，不管是在单元选择晶体管中，还是在存储单元晶体管中，都以相同的宽度来形成。
在单元选择晶体管MS的漏区形成与位线连接用的位线接触孔602，在存储单元晶体管MT的源区一侧分别形成将双极型晶体管的发射极和第一单元选择线连接起来用的接触孔604。
图65是表示图64所示的存储单元的平面图形的第二例图。
与图64所示的图形的不同点在于通过改变形成元件分离绝缘膜606时的图形，与单元选择晶体管MS的栅宽相比，将存储单元晶体管的栅宽构成得更小。
由于这样构成，所以能增大存储单元晶体管MT的耦合比，同时能使单元选择晶体管保持较大的电流驱动能力，能确保读出电流值。
这里所说的存储单元晶体管的耦合比，是表示加在浮栅极上的电压被有效地传递到浮栅极上的比例。
以下说明有源区和施加电压的关系。
首先说明擦除工作时的隧道氧化膜电场Eox。由于是在擦除工作期间，所以存储单元晶体管中的源电位、漏电位及衬底电位全部相等。因此，存储单元晶体管内的电荷蓄积量为0时，根据电荷法则，式(1)成立。
0=(Vcg-Vfg)×Cono+(Vsub-Vfg)×(Cs+Cd+Csub)……(1)式中，Vcg表示控制栅极的电位，Vfg表示浮栅极的电位。
另外，Cono表示控制栅极和浮栅极之间的电容，Csub表示浮栅极和衬底之间的电容。另外，Cd表示浮栅极和漏极之间的电容，Cs表示浮栅极和源极之间的电容。
根据式(1)，式(2)～式(3)的关系成立。
αcg=Cono/(Cono+Cd+Cusb+Cs)……(2)Vfg=αcg×Vcg+(1-αcg)× Vsub ……(3)式中，αcg表示耦合比。
因此，隧道氧化膜电场Eox满足式(4)～式(5)的关系。
Eox=｜Vfg-Vsub｜/tox……(4)=αcg×｜Vcg-Vsub｜/tox ……(5)式中，tox表示隧道氧化膜的厚度。另外｜Vcg-Vsub｜表示擦除电压。
由上可知，如果耦合比αcg较大，隧道氧化膜电场Eox也大。与此相伴随，能减小擦除电压｜Vcg-Vsub｜。
因此，电容Cono及电容(Cd+Csub+Cs)满足各式(6)～(7)的关系。
Cono=Eox×Lcg-fg×L/teff ……(6)(Cd+Csub+Cs)=Eox×Weff×L/tox……(7)式中，L表示栅长，teff表示ONO膜的氧化膜换算厚度，Weff表示有源区宽度。另外，Lcg-fg表示控制栅极和浮栅极重叠的长度。
因此，根据式(2)、式(6)～(7)，对于耦合比αcg来说，式(8)成立。
αcg=1/{1+teff×Weff/(tox×Lcg-fg)}……(8)即，由式(8)可知，如果有源区宽度Weff小，则耦合比αcg变大。
根据以上示出的关系，通过减小有源区宽度，能减小擦除电压｜Vcg-Vsub｜。即，能使擦除时所必要的电压低压化。
另外，在写入工作时也一样，通过减小有源区宽度，来增大耦合比αcg，能使写入擦除电压低压化。
另一方面，通过增大单元选择晶体管的有源区宽度，来增大存储单元晶体管的电流驱动力，能使读出时为了使单元选择晶体管导通所需要的栅施加电压低压化。因此，通过减小存储单元晶体管部分的分离氧化膜的形成掩膜，并增大单元选择晶体管部分的分离氧化膜的形成掩膜，能同时得到这些效果。
图66是更详细地说明图52所示的存储单元阵列104的另一结构用的电路图，是与图54进行对比用的图。
与图54所示的结构不同之点在于如果以存储单元MC1a为例，则存储单元晶体管MT1a的漏直接与位线BL1连接，单元选择晶体管MS1a配置在存储单元晶体管MT1a的源区和双极型晶体管的基区之间。
因此，在图66所示的结构中，双极型晶体管是这样形成的，即将其发射区设在单元选择晶体管MS1a的源区的表面侧。
由于构成图66所示的结构，所以在向存储单元写入数据时，不受单元选择晶体管产生的电位下降的影响，能对存储单元晶体管MT1a等进行数据的写入。
另外，在实施例9的非易失性半导体存储器3000中，从阱电位驱动电路120供给阱电位的布线可以作成在同一个擦除块内至少存在两条以上的结构。
在这种情况下，由于在擦除块内配置多条阱电位供给布线，所以能降低这样的双极型晶体管的饱和现象。
另外，在实施例9的非易失性半导体存储器3000中，也能进行实施例1的非易失性半导体存储器1000所进行的用图16～图18说明的多个数据的并行写入及并行检验的工作。
在本发明第一方面的非易失性半导体存储器中，双极型晶体管将流过存储单元晶体管的沟道区的电流作为基极电流，将放大后的电流供给单元选择线。因此，能谋求读出工作的高速化及增大读出工作的容限。
而且，因为由单元选择线独立地控制双极型晶体管的发射极电位，所以该双极型晶体管只要不呈导通状态，电流就不从位线流过单元选择线。因此，在读出工作中加在字线上的电位电平可以取任意的值。换句话说，能不受写入后的存储单元晶体管的阈值分布的影响地进行数据的读出。
另外，由于双极型晶体管起到存储单元的选择晶体管的作用，所以读出工作时被传递的位线电位只限于所选择的一个单元。
因此，能消除与选择单元处于同一位线上的非选择单元的泄漏电流，可以完全避免过写入不良(或过擦除不良)。以往，由于受过写入(过擦除)不良的限制，不可能使读出时加在字线上的电压低压化，所以在外部电源电压比该极限值低的情况下，必须使内部电路升压，来发生加在字线上的电压。因此，由于该升压工作需要时间而使得读出时的存取速度下降及消耗功率增大，但用本发明时不需要升压，既能维持高速存取及低消耗功率，又能实现外部电源电压的低压化。
在本发明第二方面的非易失性半导体存储器中，由于双极型晶体管与存储单元晶体管的源区为两者所共有的区域，所以在形成双极型晶体管的同时能抑制存储单元面积的增大。
在本发明第三方面的非易失性半导体存储器中，由于两个单元共有双极型晶体管，所以与存储单元的行数相比，能以较少的条数构成单元选择线。
在本发明第四方面的非易失性半导体存储器中，由于双极型晶体管共用存储单元晶体管的源区，所以能在形成双极型晶体管时抑制存储单元面积的增大。
在本发明第五方面的非易失性半导体存储器中，由于在每个存储单元中设置双极型晶体管，所以同一字线上的存储单元能完全独立地工作，故能防止漏干扰。
在本发明第六方面的非易失性半导体存储器中，由于双极型晶体管共用存储单元晶体管的源区，所以能在形成双极型晶体管时抑制存储单元面积的增大。
在本发明第七方面的非易失性半导体存储器中，由于在每个存储单元中设置单元选择线，所以同一字线上的存储单元能完全独立地工作，故能防止漏干扰。
在本发明第八方面的非易失性半导体存储器中，由于双极型晶体管共用存储单元晶体管的源区为两者所共有的区域，所以能在形成双极型晶体管时抑制存储单元面积的增大。
在本发明第九方面的非易失性半导体存储器中，由于双极型晶体管共用存储单元晶体管的源区，所以能在形成双极型晶体管时抑制存储单元面积的增大。
权利要求
1．一种在半导体衬底上形成的非易失性半导体存储器，其特征在于备有包括配置成行列状的多个存储单元的存储单元阵列；分别对应于上述存储单元的列设置的多条位线；分别对应于上述存储单元的行设置的多条字线；以及对应于上述存储单元的行设置的多条第一单元选择线，上述各存储单元包括存储单元晶体管，上述存储单元晶体管具有在上述半导体衬底的第一导电型的主表面上形成的第二导电型的源区及上述第二导电型的漏区；被夹在上述源区和上述漏区之间的沟道区；在上述沟道区上将氧化膜夹在中间形成的电荷蓄积电极；以及在上述电荷蓄积电极的上方将绝缘膜夹在中间形成的控制电极，上述漏区与对应的位线连接，上述控制电极由对应的字线控制电位，还备有在上述非易失性半导体存储器的读出工作中，根据来自外部的地址信号，选择对应的字线，将电位差供给所选择的位线和所选择的第一单元选择线之间的存储单元选择装置；分别设在对应的存储单元晶体管的源区和对应的第一单元选择线之间，将流过上述选择的存储单元晶体管的上述源区和上述漏区之间的电流作为基极电流放大，以便控制流过上述选择的第一单元选择线的电流量而连接的多个双极型晶体管；以及根据流过上述选择的第一单元选择线的电流值，读出上述选择的存储单元中保存的数据的数据读出装置。
2．根据权利要求1所述的非易失性半导体存储器，其特征在于上述双极型晶体管包括除了上述半导体衬底的主表面以外，由上述对应的存储单元晶体管的源区包围起来形成的第一导电型的发射区；与上述对应的存储单元晶体管的源区呈区域共用的第二导电型的基区；以及与形成上述对应的存储单元晶体管的上述半导体衬底的第一导电型的主表面呈区域共用的集电极区。
3．根据权利要求1所述的非易失性半导体存储器，其特征在于将各上述双极型晶体管设置于对应的各个第一及第二存储单元晶体管中，将上述第一单元选择线设置于对应的上述两个存储单元的各行中。
4．根据权利要求3所述的非易失性半导体存储器，其特征在于上述各双极型晶体管的基区与上述对应的第一存储单元晶体管的源区及上述对应的第二存储单元晶体管的源区双方呈区域共用。
5．根据权利要求1所述的非易失性半导体存储器，其特征在于将上述各双极型晶体管设置于对应的各个存储单元晶体管中，将上述第一单元选择线设置于对应的各行中。
6．根据权利要求5所述的非易失性半导体存储器，其特征在于各上述双极型晶体管的基区与上述对应的存储单元晶体管的源区呈区域共用。
7．根据权利要求1所述的非易失性半导体存储器，其特征在于还备有分别设置在上述存储单元的各行中的多条第二单元选择线，上述各存储单元还包括有选择地对通过上述存储单元晶体管流过上述位线和上述双极型晶体管的基区之间的电流的导通路径进行通断的单元选择晶体管，将各上述双极型晶体管设置于对应的各个第一及第二存储单元晶体管，将上述第一单元选择线设置于对应的两个上述存储单元的各行中，上述存储单元选择装置在读出工作中，将与所选择的存储单元对应的上述第二单元选择线激活，使上述选择的存储单元的上述单元选择晶体管呈导通状态。
8．根据权利要求7所述的非易失性半导体存储器，其特征在于上述各双极型晶体管的基区与上述对应的第一存储单元晶体管的源区及上述对应的第二存储单元晶体管的源区双方呈区域共用，上述单元选择晶体管设在对应的存储单元晶体管的漏和上述对应的位线之间。
9．根据权利要求7所述的非易失性半导体存储器，其特征在于上述各双极型晶体管的基区与上述对应的第一单元选择晶体管的源区及上述对应的第二单元选择晶体管的源区双方呈区域共用，上述存储单元晶体管设在对应的单元选择晶体管的漏和上述对应的位线之间。
全文摘要
提供一种在低电源电压下也能确保写入工作及读出工作的容限的非易失性半导体存储器。在非易失性半导体存储器1000的存储单元阵列中,设有其基极连接在存储单元晶体管MCla的源和MClb的源的连接点上的双极型晶体管BT1。BT1的发射极的电位电平由存储单元SL译码器132控制。BT1的集电极保持接地电位。在读出工作中,控制BT1的发射极电位使其呈导通状态,由BT1放大流过存储单元晶体管的沟道的电流,进行读出。
文档编号H01L29/792GK1211079SQ98115240
公开日1999年3月17日 申请日期1998年6月24日 优先权日1997年9月5日
发明者大中道崇浩, 味香夏夫 申请人:三菱电机株式会社