专利名称：对集成电路导体进行构图的方法
技术领域：
本发明总地涉及半导体特别是对半导体中使用的导体进行构图的方法。
众所周知，对金属化层构图使之成为导体典型地涉及刻蚀未被金属化层上的图形化光刻胶覆盖的部分。一种刻蚀加工是反应离子刻蚀。美国专利No.5024722，题目为“制作集成电路连接等的导体的工艺(Process for fabrication Conductors for Integrated CircuitConnection and the Like)”，1991，6，18。此专利的第2列，第2行开始，为了在等离子体刻蚀制作铝导体过程中，减少不希望的导体的横向刻蚀和侧壁钻蚀，四氯化硅，SiCl4，被添加到反应物中，在铝导体的侧壁上产生和淀积含绝缘材料的硅，铝导体是用各向异性等离子体刻蚀制作的。如此专利所描述，铝的侧壁保护层产生不希望的水平或横向刻蚀的延迟，从而减少了由此形成的铝岛或导体的钻蚀。此专利在第2列，57行开始“可是，采用四氯化硅的后工艺在铝侧壁制作结构层，还没有证实完全满意，因为在铝侧壁淀积绝缘材料的速率太慢。此外，在导体形成过程中，SiCl4工艺产生的薄的有机层在厚度和密度方面实际上不足以防止上面提到的铝侧壁上不期望的水平或横向刻蚀。”在铝刻蚀中使用SiCl4也见于下列报告题目为“使用SiCl4的铝溅射刻蚀(Aluminum Sputter Etching Using SiCl4)″，发表在电化学学报(the Journal of the Electrochemical Society)，Vol.129，1982，p.1150；美国专利No.5082524，题目为“作为在金属层刻蚀过程中减小光刻蚀退化的技术的向卤素等离子体添加四溴化硅(Addition of Silicon Tetrabromide to Halogenated Plasmas Asa Technique for Minimizing Photoresist Deterioration Duringthe Etching of Metal Layers)”，1992，1，21；美国专利No.5302241，题目为“半导体器件的柱形刻蚀处理(Post EtchingTreatment of Semiconductor Devices)”，1994，4，12；美国专利No.5236854，题目为“化合物半导体器件及其制作方法(CompoundSemiconductor Device and Method for Fabrication Thereof)”，1993，8，17。
依照本发明，提供一种制作集成电路导体的方法。这方法包括放置半导体在反应离子刻蚀腔中，半导体表面包含在一对屏障金属层之间为一层铝层的金属化层；上面的屏障层的表面的选定部分涂光刻胶层。射频能量感应耦合入腔内，同时四氯化硅以选定的速率导入腔内以刻蚀光刻胶未覆盖的金属化层部分，使得铝的刻蚀基本避免了横向刻蚀。我们发现使用感应耦合反应离子刻蚀腔，和适当的四氯化硅流量配合，导致铝导体的刻蚀可以获得基本垂直的侧壁，并且在与屏障金属层的界面处没有钻蚀发生。
依照本发明的另一特征，提供制作集成电路导体的一种方法。此方法包括放置半导体在反应离子刻蚀腔中，半导体表面包含在一对屏障金属层之间为一层铝层的金属化层；在上面的屏障层的表面的选定部分涂光刻胶层。射频能量感应耦合入腔，同时四氯化硅导入腔内。四氯化硅导入腔内的速率范围在4标准立方厘米(sccm)到15sccm。
本发明的其他特征，也包括发明本身将更容易从下面对照相关图的详细描述中表示，其中
图1A-1C是依照本发明在半导体晶片上制作金属化层的构图时的各种状态概略截面图；图2是放入图1A所示的晶片进行处理的反应离子刻蚀设备示意图，依照本发明使用这样的设备使金属化层图形化；图4A和4B是中心和边缘的扫描电镜(SEM)照片，对应于依照本发明在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在5标准立方厘米(sccm)。
图5A和5B是中心和边缘的扫描电镜(SEM)照片，对应于依照本发明在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在8标准立方厘米(sccm)。
图6是边缘的扫描电镜(SEM)照片，对应于在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在0标准立方厘米(sccm)。
图7A和7B是中心和边缘的扫描电镜(SEM)照片，对应于依照本发明在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在3标准立方厘米(sccm)。
图8是一对表示发射频谱强度测量作为时间函数的曲线，实线表示波长为703nm(如AlCl)，点线表示波长261nm(Cl2)。
本发明涉及制造集成电路(IC)。IC包括如随机访问存储器(RAM)，动态随机访问存储器(DRAM)，同步DRAM(SDRAM)，只读存储器(ROM)。对于其他IC，如专用IC(ASIC)，合并DRAM逻辑电路(嵌入DRAM)，或其他逻辑电路也是有用的。
典型地，许多的IC并行地制造在晶片上。加工过程结束后，晶片被切割成管芯分成单个的芯片。芯片然后封装，制作成最终产品用在用户产品，如计算机系统，移动电话，个人数字助理(PDA)和其他电子产品中。
参考图1，表示制作在衬底14上的IC结构的部分截面图。衬底举例来说为硅晶片。其他衬底如绝缘体基外延硅(SOI)，蓝宝石基外延硅(SOS)，锗，砷化镓和III-V族化合物也可以用。衬底的主晶面不关键，任何适合的方向如(110)，(100)或(111)都是可用的。
为了讨论的目的IC结构没有详细表示。结构可能包括如制作IC用到的多种器件。结构的具体细节不重要。描述时以衬底14的一部分来表示IC。在工艺过程的这一点上，IC结构也可能不包括任何器件。这样，衬底14可能只不过是表面。
如图所示，金属化层10置于绝缘层12上，绝缘层12置于衬底14上。这里，绝缘层12是二氧化硅。其他绝缘材料也可用。金属化层10包括底层如氮化钛16，大约厚200，钛层18大约厚100。钛层上面是厚约10000的铝层20，含铜约5％，和大约400厚的钛层22。钛层22上面是厚约900的增透膜24(ARC)，如图所示。ARC用来提高平版印刷的分辨率。在金属化层10和ARC层24上的选定部分使厚约7000的光刻胶层26图形化，使用常规的光刻技术。光刻胶层的相邻区域间隔大约0.25μm。
图1B所示结构放入图2所示感应耦合反应离子刻蚀(R.I.E.)设备30内。R.I.E.设备30在这里是LAM 9600TCP model TCP 9608SE。设备30具有腔32，其中放置晶片支架33，支架33加上RF偏置电压源34，大约13.56MHz，1250瓦，半高形状的上电极36与晶片支架33中心区之间是8cm间隙，与晶片支架33外部周边区之间是10cm间隙。腔32具有绝缘顶38和绝缘顶38外面的线圈如图所示。线圈40耦合到RF电源36，13.56MHz，1250瓦。电源36通电后，RF能量通过绝缘顶38感应耦合入腔32。腔32改装成以所述的流量通入氯气Cl2，四氯化硅SiCl4和CF4。
腔32工作条件为腔的温度大约70℃，晶片支架33温度大约40℃。
在上述条件下腔32初始化工作时间15秒后，接下来的第一步，腔的压力提高到5毫乇到20毫乇范围，这个例子中，大约12毫乇，氯气导入腔内速率为50sccm到150sccm，这里为100sccm，四氯化硅导入腔内速率为大于4sccm到小于15sccm；这里是4到8sccm，此例为大约5sccm。30秒后，腔32的压力保持在约12毫乇，中心区间隙为8厘米，电源36加在线圈上的RF功率升高到100瓦到200瓦之间，这里为约150瓦，电源34加在支架上的RF功率提高到100瓦到300瓦，这里为200瓦，同时氯气以100sccm的速率连续进入腔32，四氯化硅以4到8sccm，这里为约5sccm，的速率连续进入腔32，晶片支架33和支架33所用的静电卡盘(ESC)后部冷却的氦气压力保持在8毫乇。这些条件连续大约100秒。下一步，电源34的RF偏置功率减小到0，四氯化硅的流量减小到0，CF4导入腔32大约30秒，速率为50sccm，去除通过R.I.E.加工过程堆积的聚合物(如淀积的)，从而制作出图1B所示结构。
下一步，光刻胶层26和ARC24用LAM DownStream Quartz(DSQ)剥除器去除，之后在APM水中漂洗。最后结构如图1C所示。
图4A和4B是中心和边缘的扫描电镜(SEM)照片，对应于依照本发明在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在5标准立方厘米(sccm)。钛层18下面的铝没有钻蚀现象。
图5A和5B是中心和边缘的扫描电镜(SEM)照片，对应于依照本发明在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在8标准立方厘米(sccm)。钛层18下面的铝没有钻蚀现象。
图6是边缘的扫描电镜(SEM)照片，对应于在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在0标准立方厘米(sccm)。观察到钛层18下面的铝有明显的钻蚀现象。
图7A和7B是中心和边缘的扫描电镜(SEM)照片，对应于依照本发明在图2所示的设备腔中处理后的图1A所示晶片，四氯化硅流速在3标准立方厘米(sccm)。观察到钛层18下面的铝有一些钻蚀现象。
图8是一对表示发射频谱强度测量作为时间的函数的曲线，实线表示波长为703nm(如AlCl)，点线表示波长261nm(Cl2)。铝层20在点A和点B之间刻蚀。
本发明已经参考多种实例进行了特别地表示和描述，那些本领域技术人员可以对本发明的更改和变化而不脱离其范围。因此本发明的领域不能参考上面的说明决定，而应该参考在后面的权利要求及其全部等同物。
权利要求
1.一种制作集成电路导体的方法，包括以下步骤把半导体放入反应离子刻蚀腔，半导体表面上包括一金属化层，其包括在一对屏障金属层之间放置的铝层；在上面的屏障层的表面的选定部分涂光刻胶；感应耦合射频能量进入刻蚀腔，同时四氯化硅以选定速率导入腔内来刻蚀金属化层未涂胶的部分，制作基本垂直的铝侧壁。
2.权利要求1所述的方法，其中速率的选择应使制作铝的竖直侧壁与半导体表面垂直程度在3度以内。
3.权利要求1所述的方法，其中四氯化硅的速率为大于4sccm和小于15sccm。
4.权利要求3所述的方法，在刻蚀金属化层的过程中，其中腔的压力在5毫乇到20毫乇范围。
5.权利要求4所述的方法，在刻蚀过程中，其中腔工作在RF功率100瓦到200瓦之间，同时腔内平台上放置半导体的腔的RF偏置功率范围是100瓦到300瓦。
6.一种制作集成电路导体的方法，包括以下步骤把半导体放入反应离子刻蚀腔，半导体表面含有一金属化层，包括在一对屏障金属层之间放置的铝层；上面的屏障层的表面的选定部分涂光刻胶，感应耦合射频能量进入刻蚀腔，同时四氯化硅和氯以选定速率导入腔内来刻蚀金属化层未涂胶的部分，制作基本垂直的铝侧壁。
7.权利要求6所述的方法，其中速率的选择使制作铝的竖直侧壁与半导体表面垂直程度在3度以内。
8.权利要求6所述的方法，其中四氯化硅的速率为4sccm到8sccm范围内。
9.权利要求8所述的方法，其中氯气的速率为50sccm到150sccm范围内。
10.权利要求9所述的方法，在刻蚀金属化层的过程中，其中腔的压力在5毫乇到20毫乇范围。
11.权利要求10所述方法，在刻蚀过程中，其中腔工作在RF功率100瓦到200瓦之间，同时腔内平台上的半导体上的RF偏置功率范围为100瓦到300瓦。
全文摘要
一种制作集成电路导体的方法。此方法包括把半导体放入反应离子刻蚀腔,在其中处理半导体表面的步骤,其中一金属化层由放置在一对屏障金属层之间的铝层组成;在上面的屏障层的表面的选定部分涂光刻胶。射频能量被感应耦合入刻蚀腔,同时四氯化硅和氯以选定速率导入腔内来刻蚀金属化层未涂胶部分的铝,以制作基本垂直的铝侧壁。四氯化硅导入速率在4到8sccm范围内。氯的导入速率在50到150sccm范围。在刻蚀金属化层时腔内压力大约12毫乇。腔工作时射频功率大约125瓦,同时半导体在腔内平台上处理,刻蚀过程中平台的射频偏置功率水平大约250瓦。
文档编号H01L21/302GK1272958SQ98809717
公开日2000年11月8日 申请日期1998年9月30日 优先权日1997年9月30日
发明者V·S·格雷瓦尔, B·斯普勒 申请人:西门子公司