专利名称：半导体存储器元件的制作方法
技术领域：
本发明是论及一种半导体存储器元件。
非易失性存储器，业已用于许多不同的应用例中。举例而言，在微处理机或以微处理机为主的系统中，非易失性存储器，可储存一些在通电至正常电压的序列期间、可使系统启动的系统环境建置码。在其他的电子元件中，非易失性存储器，可用以储存若除去电力非如此即会丧失的资讯。
一类型的非易失性存储器，即以电可擦可编程只读存储器(EEPROM)。在EEPROM中，一存储器单元，通常是包含一存储器晶体管，其具有一与一选择栅极形成电容性耦合的浮接栅极。在该存储器晶体管的浮接栅极与漏极中间，通常是形成有一薄氧化物层。在施加高电压的影响下，一存储器单元，可藉Fowler-Nordheim穿透效应，而通过上述存储器晶体管的漏极与浮接栅极间的薄氧化物层的电子，来加以编程。Fowler-Nordheim穿透效应，亦称作冷电子穿透效应，是一可容许电子在低于热电子穿透效应下，通过一硅-硅二氧化物界面处的能量势垒的量子力学效应。
参考
图10A和10B，所示是一双多晶硅EEPROM。单-多晶硅和三多晶硅EEPROM，亦已实现在不同的存储器单元结构中，一字线10，结合彼等掺杂区12、14和栅极氧化物层11，将形成一存取晶体管20(诚如图10B的等效电路图所示)，其是一增强型n-通道金属硅氧化物场效应晶体管(MOSFET)。其掺杂区21是耦合至一位元线，后者复耦合至一可在读取期间感测存储器单元的状态的感测电路。一控制栅极22，是藉一绝缘层24的分隔，而堆叠在一存储器晶体管40的浮接栅极26的上方。该等控制栅极22和浮接栅极26，是藉电极22、26和绝缘层24所形成的耦合电容CC，而形成电容性耦合。
该浮接栅极26在其底表面，包含有一突出部分28，其是藉一形成一电介质层薄氧化物电容器CT的氧化物层30，与该掺杂区14分开。在彼等浮接栅极26与基质34中间，环绕该氧化物层30所形成的其余氧化物层32，将可提供一电容器CBG的电介质层。彼等CT和CBG的组合，将可提供上述存储器晶体管40的栅极电容。诚如图10B中所示，其控制栅极22，是与一晶体管50(亦为一增强型n-通道MOSFET)的源极相耦合，后者是具有一耦合至ERASE线的漏极，和一耦合至上述字线10的栅极。
为编程该存储器单元，上述的字线将会受驱动至一举例而言16伏左右的升高电压VPP。其位元线12亦是耦合至该升高电压VPP，其可使该掺杂区14，因上述增强型晶体管20的本体效应，而被驱动至一VPP减去一临界电压(VT)的电压(例如，减去14V左右)。该ERASE线是耦合至一接地电压，其将会使得其控制栅极22亦成为接地。由于彼等掺杂区14和控制栅极22间的感应电场所致，电子将会自其浮接栅极26，穿透经过其氧化物层30，而至该掺杂区14处，以留给其浮接栅极相对更多的正电荷。此将会使得该存储器晶体管40的临界电压，向负方向偏移，以致在一读取模态期间，该晶体管将处于其启通状态或其逻辑“0”的状态中。
在以上所示传统式EEPROM单元的擦除运作中，在该位元线12受驱动而至接地电位之际，该字线10亦会被驱动至上述的VPP。该ERASE线将会被设定为VPP，其可将该控制栅极22，驱动至VPP减去上述增强型MOSFET 50的临界电压(VT)的电压。上述控制栅极22低至高的电平迁移，将可经由上述的耦合电容CC，与该浮接栅极26形成电容性耦合。上述存储器晶体管40包含CBG的栅极电容，可使此电容性耦合，做某种程度的抵消，此为擦除计，将可能需要一较同的VPP电平，以期使该浮接栅极与一升高电压，能形成适当的电容性耦合。由于上述储存晶体管40的漏极，将会经由该晶体管20，而被驱动至接地电位，该等浮接栅极26和掺杂区14间的感应电场，将会使电子自其掺杂区14穿透至其浮接栅极26。上述存储器晶体管40的临界电压，将会向正方向偏移，以致在一读取期间，该晶体管是处于其启断状态或其逻辑“1”的状态中。
为读取此一元件，该字线10将会受驱动至一正常高电压(VCC)，以及该擦除线可能会受驱动至伏左右或以上。该存储器单元的状态，是藉感测流经彼等存取晶体管20和位元线的电流，来加以决定。
在传统式EEPROM中，上述用以编程及擦除存储器单元的电压电平VPP，通常是维持在一相当高的电平，以便克服(1)所耦合增强型MOSFET相关联的电压降，以控制对彼等位元线和擦除线的存取动作；以及(2)上述存储器晶体管的电容抵消该控制栅极对浮接栅极的电容性耦合的电容性耦合效应。举例而言，16伏左右升高电压的电平，除会增加此等元件内的功率消耗外，沿可能会引起可靠度的问题。此外，传统式EEPROM的存储器单元结构，就彼等植入应用而言，由于彼等制作的复杂性和密度需求所致，可能并不具效益。
一般而言，依据一实施例，一半导体存储器元件是包含一可与一擦除电压相耦合的导线、一共接线、和一耦合在该等导线与共接线间的第一晶体管。一存储器晶体管是具有一与该共接线形成电容性耦合的浮接栅极，和一与该共接线形成电气耦合的源极。
其他的特征，将可由下文的说明和其权利要求，而更臻明确。
附图的简要说明图1是本发明一实施例内的一以电可擦可编程只读存储器(EEPROM)中诸组件的简图；图2是依图1的EEPROM中的一实施例所制存储器阵列的部分示间图；图3是图1的EEPROM中彼等擦除和编程的运作中的信号时序图；图4是依图1的EEPROM中的一实施例所制存储器单元的布置顶视图图5、6和7内的一存储器单元内，其EEPROM的不同部分的横截面图；图8是一依据本发明所制EEPROM阵列的部分示意图；图9是图8的EEPROM阵列中，依据另一实施例所制存储器单元的布置顶视图；而图10A和10B则是一传统式EEPROM阵列中的结构简图。
依据本发明的实施例，该等以电可擦可编程只读存储器(EEPROM)内所用的存储器单元，可具有下文所列的一个或多个或某种组合的特征。彼等EEPROM，可以一较传统式EEPROM元件者为低的编程及擦除电压(VPP)，来加以运作。此种EEPROM元件，可包含一些成存储器阵列的耗尽型金属硅氧化物场效晶体管(MOSFET)，以避免增强型MOSFET相关联的临界电压(VT)降。在彼等的编程及擦除运作期间，整体VPP电平可通过该等耗尽型MOSFET，以致可使用一较低的VPP电平。为缩小存储器单元的布置尺寸，各存储器单元内的一存储器晶体管的控制栅极和源极，可接在同一实体线上面。使用上述依据一实施例所制的存储器结构，该存储器晶体管的栅极电容，并非民为如传统式EEPROM元件中的一阻碍物，而将有助于彼等擦除及编程运作期间，电子穿透所需高场电位的产生。此外，该等存储器单元，在某些实施例中，可具有一单-多晶硅存储器单元的结构。单-多晶硅存储器单元，在上述EEPROM形成诸如一微控制机、应用专用集成电路(ASIC)元件、一现场可编程栅极阵列(FPGA)、或其他电子元件等整体元件的某一部分的嵌入应用中，可能是有利的。
上述所列一个或多个特征的实现，可提供某些优点，其中包括可提升可靠度、可因较低VPP电平所致而有较低的功率消耗、可提升布线密度、可简化制作程序、及可简化其周边电路的设计。
在此说明中，术语EEPROM，是包含位元组可消除及编程的元件，加上快闪存储器元件，其中的存储器单元，可整体(整个存储器阵列)地、分阵列内的区段地、分页(例如，一列)地、或分阵列某些其他界定的部分地，来加以擦除。在续起的说明中，虽所言是存储器元件内的特定存储器结构，本发明诸实施例，是立意可在任意数目的不同存储器架构和组态中实现。而且，在此说明中，所言是晶体管的漏极和源极-其立意为一晶体管的漏极和源极，是可效换的，故一晶体管的漏极和源极至特定节点的连接，是可做交换。
参考图1，一EEPROM元件(其是例示为一串列EEPROM)，是包含一存储器阵列100，其具有多条受到字线WL控制之列。理应了解的是，本发明诸实施例，可实现其他类型的EEPROM。一实施例中的存储器阵列100，是包含多区块的存储器单元，图1显示其一区块102i(i的范围在1至一代表一列区块总数的n间)。在一实施例中，一区块102i，可包括8个存储器单元(一位元组)，然其他的组态亦属可能。各区块102i，可包括8个存储器单元108i,1-108i,8，以及是结合有一擦除线ERi。各存储器单元10i,j,j=1-8，是结合有一对应的编程线PLi,j和位元线BLi,j。各列存储器单元108，是由一来自一列解码器104的对应字线，来加以选择。各擦除线ERi，是受到一擦除/读取逻辑闩110i的控制，以及各编程线PLi,j，是受到一对应的编程/数据逻辑闩112i，j的控制。一列内的存储器单元区块102，是藉一些共接数据线1241-1248，耦合至一组感测放大器1221-1228，以及是藉一些共接数据线1261-1268，耦合至一组数据移位寄存器1281-1288。
一多行解码器114i，可控制该擦除/读取逻辑闩110i和上组编程/数据逻辑闩1121-1128的载入。该多行解码器114i，可提供一行选择信号Yi，其可控制一些存取晶体管116i,1-116i,8和118i,1-118i,8，的栅极。彼等存取晶体管118i,1-118i,8是耦合在位元线120i,1-120i,8与数据线124i,1-124i,8之间。彼等存取晶体管116i,1-116i,8，是耦合在编程/数据逻辑闩112i,1-112i,8与数据线1261-1268之间。
欲编程所选的存储器单元区块，彼等编程位元，将会序列移位进入该等移位寄存器1281-1288内，以及将会载入至彼等与所选存储器区域102I相对应的编程/数据逻辑闩112i,1-112i,8内。欲擦除所选的区域，则所选区块120i，的擦除/读取逻辑闩110i，将会被载入。
在一读取运作期间，彼等感测放大器1221-8，在耦合上可感测出一选定区块102i的对应位元线1201-8上面的电流。彼等感测放大器1221-8的输出，将会提供给对应的数据称位寄存器1281-8。彼等出自数据移位寄存器1281-8的数据，将会移位至一数据输出线上面。
参考图2，所示是上述依一实施例所制存储器阵列100内数个存储器单元区块的示意电路图，其中包含WLX和WLW+1所选两列内的区块1021、102n。诚如所例示，n个区块1021至102n，是位于字线WLX所控制的列中，以及n个其他区块是位于字线WLX+1所控制的列中。横跨一列，各区块102i是结合有一擦除线ERi,i=1-n。一特定存储器区块102i内的存储器单元108i,1-8，是耦合至彼等对应的编程线PLi,1-8和位元线BLi,1-8。依据某些实施例，就每一存储器单元108i,j，使用分开的编程线PLi,j，可容许一耗尽型MOSFET，在耦合上能在某些编程运作中，将编程电压VPP转移给该存储器单元。使用一耗尽型MOSFET，可避免传统式EEPROM的存储器单元内所实现增强型晶体管相关的VT损失。
此外，就编程线使用一额外的线，可使读取和编程路径分开，此将可简化该EEPROM内的周边电路设计和布线。此外，由于其简化的周边电路，该EEPROM所耐的晶粒面积可被缩小，此对嵌入应用中所用的EEPROM而言是有利的。举例而言，该EEPROM可能是一低密度的串列EEPROM，其可能占有一整体元件20％左右的总晶粒面积。
诚如图2中所示，在每一存储器单元108i,j内，一编程线PLi,j，是耦合至一耗尽型n-通道MOSFET TP的漏极，后者的栅极是耦合至一字线WL。此外，在每一区块102i内，其擦除线ERi是耦合至一耗尽型n-通道MOSFET TE，后者的栅极是耦合至上述的字线WL。再次地，该耗尽型n-通道MOSFET TE，可容许上述擦除线ERI上面的全电压电平(擦除运作中的VPP)，能经由该晶体管TE，行至一与上述区块102i内的所有存储器单元1081-8相耦舍的共接线200。
在一实施例中，该等耗尽型晶体管TE和TP的临界电压，可为-2V左右。因此，藉着使用与ER和PL两线相耦合的耗尽型MOSFET，彼等的擦除及编程电压VPP，可被设定在一较低的电平，其在一实施例中可为较传统式EEPROM内的VPP，电平低3至4伏左右。有了较低的VPP，电平，较小严格的设计和编程规则，可得以实现，而使元件的制作简化。
在每一存储器单元108i,j内，其耗尽型晶体管TP的源极，是耦合至一薄氧化物或穿透电容器CT的一侧。该电容器CT的另一侧，则是耦合至一增强型n-通道MOSFET TM(该存储器晶体管)的浮接栅极202。一耦合电容CC，是以电容性耦合在该等浮接栅极202与共接线200之间。在此所示的实施例中，该共接线200，是与该存储器晶体管TM的源极，形成电气耦合，又与该存储器晶体管TM的控制栅极(经由该耦合电容CC)，形成电容性耦合。因此，该共接线200，可有效地同时形成上述存储器晶体管TM的共接源极线和控制栅极，此不同于传统式的EEPROM元件，其中通常是使用分开的线。此可能提供的一优点，在于彼等存储器单元内的布线，可节省空间。
此外，依据某些实施例，一单-多晶硅程序，可用以实现该等EEPROM单元。在一实施例中，彼等字线WL和存储器晶体管TM的浮接栅极，可在相同的多晶硅电平中加以实现。一单-多晶硅程序，对彼等通常是使用单-多晶硅技术的嵌入应用而言是有利的。
该存储器晶体管TM的漏极，是耦合至一增强型n-通道MOSFET TB(存取晶体管)源极，后者的栅极是耦合至一字线WL，以及其漏极是耦合至一位元线BLi,j。上述整个存储器阵列100内的其他存储器单元108i,j，是在相同的方式下构成。
下文说明该元件的动作。就一区块102i内的一存储器单元108i,j而言，在一编程、擦除、和读取的动作期间，彼等ERi、PLi,j、和BLi,j的电压电平，是显示在下列的表1内。
表1
每一存储器单元108i,j，可单独编程成启通或“0”的状态，或成启断或“1”的状态。在一擦除动作中，一存储器区块内的所有位元，是被一次擦除成启断或“1”的状态。诚如表1中所指，依据一实施例，欲擦除一存储器区块102i内的一存储器单元108i,j，其字线WL将会被升高至电压VPP，其擦除线ERi，将会被升高至VPP，其编程线PLi,j，将会被设定成0伏，以及其位元线BLi,j，将会停留在浮接状态，或被设定至VPP。上述的晶体管TE，传递给上述的共接线200。诚如图3的时序图所示，该ERi线将会在时刻T1迁移至VPP。此低至高电压的迁移动作，将会经由耦合电容CC，以电容性方式，耦合至上述的浮接栅极202，盖该耦合电容CC是具有较电容器CT高出甚多的电容值故也。该浮接栅仍202上面低至高电压的迁移动作，将会使该存储器晶体管TM启通。结果，其线200上面的高电压，将会通过上述的存储器晶体管TM，而对此晶体管TM的漏极充电(如204所指)。若上述位元线BLi,j，最初是浮接在一低电压下，该共接线200可经由彼等晶体管TM和TB，使该位元线BLi,j充电。该位元线BLi,j低至高电压的迁移动作，是发生在时旋T2(图3)。
上述存储器晶体管TM的栅极电容CG，是具有一自我升压的效应，其将有助于使该浮接栅极202，达到一较高的电压电平，上述存储器晶体管TM的漏极、源极、和通道区域的低至高电压的迁移动作，将藉其栅极电容CG，耦合至该浮接栅极202，而较仅藉上述共接线200的电容CC，耦合至该浮接节点202上面，有较高的电压。相形之下，在传统式EEPROM存储器单元内，其存储器晶体管的电容CBG，通常会抵消彼等控制电极与浮接栅极(诚如图10A中所示，)间的耦合电容值。由于在上述晶体管TP的源极处的0伏(盖其编程线PLi,j是保持在0伏故也)与浮接栅极202间的电压差所致，其横跨上述电容器CT内的薄氧化物间所建立的电场，将会使电子自上述晶体管TP的源极，流至该浮接栅极202处。结果，上述浮接栅极晶体管TM，将处于其启断的状态中。
在以上所示依据图3运作的实施例中，一擦除运作举例而言，可能将耗费0.5至3毫秒(ms)。
欲编程一区块102i内的存储器单元108i,j，其字线WL将会升高至VPP，其擦除线ERi，将会被设定成0伏，其编程线PLi,j，将会被升高至VPP(编程成一“0”或启通的状态)，或被设定在0伏(维持在一“1”或启断的状态)，以及其位元线BLi,j，将会被设定在0伏。在图3中，其编程线PLi,j，将会被设定在0伏。在图3中，其编程线PLi,j，是在时刻T3被驱动至VPP，而被编程成一“0”(或被驱动至0伏而维持在一“1”)。
上述编程线PLi,j的一VPP电平，将会经由该耗尽型晶体管TP，而行至其源极(节点206)处。当上述形成电容器CT的薄氧化物间所建立的电场，达到穿透所需的电平时，电子将会自该浮接栅极202，流出至上述晶体管TP的源极，此将会在该浮接栅极202内，促成净余的空穴，而提供一启通或“0”的状态。若上述的编程线PLi,j是保持为0伏，该存储器晶体管则将保持在其启动的状态。诚如图3中所示，举例而言，此编程的运作，可能将耗费0.5至3毫秒(ms)。
欲擦除或编程该等存储器单元，一页模态的运作亦可能有用。就擦除或编程动作，非仅选择一区块102i，而可沿相同的字线，就激励作用选择多于一个的区块。此是由彼等编程/数据逻辑闩112i,1-8和擦除/读取逻辑闩110i，来加以控制。
就一选定区块102i的读取运作而言，感测放大器1221-1228排组，是经由彼等存取晶体管118i,1-8，耦合至彼等位元线BLi,1-8。一字线WL将会升高至VCC以及彼等擦除线ERi和编程线PLi,j，将会保持为0伏。其经由该等位元线BLi,1-8和对应晶体管TB、TM、和TE的电气路径，将决定该晶体管TM，是在启通或启断的状态中。在一读取运作中，该ERi线亦作为上述存储器单元有关的传统式控制栅极。由于其亦作为上述存储器晶体管TM的源极，该控制栅极200将会被设定为0伏。
在一擦除运作过后，上述存储器晶体管TM的临界电压Vterased将为正值，例如3V左右。然而，在“0”的编程运作过后，上述TM的临界电压Vtprog将为负值，例如-3V左右。上述晶体管TM的临界电压Vterased和Vtprog，可在以0V为中心的某处。然而，若上述晶体管TM的临界电压Vterased和Vtprog，并未在以0V为中心的某处，则可在其通道内执源极。上述晶体管TM的源极，是由一段埋入N+区232来形成。
一亦可能包含与字线202相同的多晶硅电平所形成的多晶硅的一般矩形导电层230，将构成上述晶体管TM的浮接栅极。此多晶硅层230，将覆盖一部分埋入N+区228、一部分埋入N+区232、和上述晶体管TM的栅极区。上述耦合电容CC的电极，是由彼等多晶硅层230和埋入N+区232的重叠区来提供。上述耦合电容CC的电介质，是由彼等埋入N+区232与多晶硅层230间的绝缘层(例如，一氧化物层、一氮化物层、或两者的组合体)来形成。
在上述多晶硅层230的某一部分240的下方，形成有一薄氧化物层，可提供上述的薄氧化物电容器CT。此电容器CT的电极，是由彼等浮接多晶硅层230和埋入N+区228所形成。在彼等编程及擦除运作期间，电子可在上述多晶硅部分240的下方，穿透经过上述的薄氧化物层。
在上述晶体管TP的源极与该埋入N+区232中间，可形成一些绝缘区250(例如，场氧化物或沟道)，彼等通常是水平延伸，以及是与一区块内的每一存储器晶体管TM相耦合。而且，一些绝缘区243(彼等亦可由场氧化物或沟道来形成)，亦可在彼等相邻晶体管TE、TP、或TB间形成。在不同列的存储器单元间，是形成有另一绝缘区242。
参考图5、6、和7，彼等三个横截面图，是沿图4中所示不同存储器单元区段所得。图5是一沿晶体管TE所得的一横截面图，图6是一沿晶体管TP所得的一横截面图，图7是一沿晶体管TB和TM所得的一横截面图。
在图5中，该晶体管TE是由彼等N+掺杂区204和224，与上述与字线相耦合的多晶硅层202所形成。在彼等基质244与多晶硅层202间，是形成有一间极氧化层240。其场氧化物层242，可使一列与相邻列的存储器单元相隔离。
在图6中，该晶体管TP是由彼等N+掺杂区206和226、上述的多晶硅层202、和一形成于彼等基质244与多晶硅层202间的栅极氧化物层246所形成。其埋入N+区228，是与该N+掺杂区226相接触。其自多晶硅层230下方突出的多晶硅层240，可容许形成一薄氧化物层248，其将形成上述电容器CT的电介质。上述电子穿透的发生，是经过此薄氧化物层248。上述晶体管TM的临界电压VT，将依据其多晶硅层230，由于上述经由薄氧化物电容器CT的Fowler-NordheiM电子穿透效应所致，究系真有空穴或电子而做变化。其场氧化物层250在形成上，是使其埋入N+区228，与埋入N+区232相隔离。上述耦合电容CC所示的一横截面，在彼等埋入N+区232与多晶硅层230间，是具有一氧化物层252。
在图7中，该晶体管TB是由彼等N+掺杂区208和234、上述的多晶硅层202、和一栅极氧化物层254所形成。该晶体管TM是由彼等N+掺杂区234、埋入N+区232、浮接栅极多晶硅层230、和一栅极氧化物层252所形成。图7亦描绘出上述包含层230、252、和232的耦合电容CC的横截面。
参考图8，所例示是一依本发明另一实施例所制EEPROM阵列300的一部分。在此一实施例中，两相邻存储器单元，将共用一共接线400。在图8中，两存储器区块302i和302i+n，是在两不同列(第一列是受到字线WLX的控制，以及次一列是受到字线WLX+1的控制)。各列内有n个区块的存储器单元。
其第一存储器区块302i，是包含一耗尽型MOSFET 402i，以及其第二存储器区块302i，是包含一耗尽型MOSFET 402i+n。其晶体管402i的漏极，和其晶体管402i+n的源极，是耦合至上述的擦除线ERi。其晶体管402i的源极，和其晶体管402i+n的漏极，两者均是耦合至上述的共接线400，后者复与该等区决302i和402i+n内的所有存储器单元308i,j和308i,j相耦合。该等晶体管402i和402i+n的栅极，是分别耦合至彼等字线WLX和WLX+1。
任两存储器单元308i,j和308i+n,j，将共用一对线404i,j和406i,j。就一存储器单元308i,j而言，该线404i,j将构成其编程线PLi,j，而该线406i,j将构成其位元线BLi,j。然而，就次一列内的存储器各308i+n,j而言，该线404i,j将构成其位元线BLi,j而该线406i,j将构成其编程线PLi,j。因此，该等线404和406，将依据所选为何列，而在该等编程线PL和BL做交替。
上述存储器区块302i内的每一存储器单元308i,j是包含一耗尽型MOSFET TP、一薄氧化物电容器CT、一耦合电容CC、一存储器晶体管TM、和一存取晶体管TB，彼等的耦合方式，是与图2的实施例中每一存储器单元108i,j内的对应元件相同。在每一存储器单元308i,j内，其晶体管TP的漏极，是耦合至其线404i,j以及其晶体管TB的漏极，是耦合至其线406i,j。其耦合电容CC的一侧，和其晶体管TM的源极，是耦合至上述的共接线400。
就次一区块302i+n的每一存储器单元308i+n,j而言，彼等的组件TP、CT、CC、CM、和TB，是以类似的方式做耦合，除其存储器单元308i+n,j内的晶体管TP的漏极，是耦合至其线406i,j，以及其晶体管TB的漏极，是耦合至其线404i,j外。此是上述存储器单元308i,j内的晶体管TB和TP的颠倒耦合。其晶体管TM的源极，和其耦合电容CC，亦是耦合至上述的共接线400。
该等存储器区块302i和302i+n内的存储器单元308i,j和308i+n,j的电气动作(包括擦除、编程、和读取等动作)，是总结在下列的表2中。
表2
欲擦除上部区块302i，其字线WLX是升高至VPP，而其次一字线WLX+1则保持为0伏。其擦除线ERi亦升高至VPP，而其线404i,j(其构成区块302i有关的编程线)则是维持在0伏。其线406i,j(其构成区块302i有关的位元线)，将会受驱动而至某一预充电电压，以确保每一存储器单元308i+n,j内的耗尽型晶体管TP，能维持在启断状态中，期使其相邻下部区块的存储器单元，不致受到不当的擦除。恰在该擦除动作之前，其线406i,j是停留浮接在上述预充电电压之下。此预充电电压，可被设定在一足以使其晶体管TP维持在启断状态的负电压(其在一实施例中可具有约-2伏的临界电压VT)。当诸如区块302i的一区块做擦除时，其ER线将被驱动至VPP，此将会传递至上述的共接线400。此共接线400的升高电压，将会藉其耦合电容CC，耦合进每一存储器单元308i,j(彼等要被擦除)，同时藉该耦合电容CC，耦合进其相邻区块内的每一存储器单元308i+n,j(彼等不要被擦除)。然而，在其下部区块302i+n内，由于各存储器单元308i+n,j内的晶体管TP是启断状态，其耦合至存储器晶体管TM的浮接栅极上面的电压，亦会耦合至每一晶体管TP的源极。结果，横跨其薄氧化物电容器CT间，并未建立起足以在彼等不要被擦除的存储器单元内造成电子穿透的高电场。
然而，由于彼等与上述不要被擦除的存储器区块的存储器单元内的晶体管TP的源极相耦合的界面所致，某些漏泄电流确实会发生。结果，该等存储器单元内的每一晶体管TP的源极，将会随时间而衰减。因此，其擦除运作将会在一预定的时间，例如，0.5-3毫秒左右内完成，以避免上述可能造成电子穿透的高场电位的产生。
若图8中所示部分的存储器阵列300，是实现在一做整体擦除或区段擦除的快闪元件中，如以上就区块擦除的元件所述彼等线404i,j和406i,j的预充电便可能不再需要，盖彼等相邻区块302i和302i+n两者均可能被擦除故也。上两区块302i和302i+n，是在两分开的擦除周期被擦除，盖彼等是在两分开的列内故也。
更如表2中所示，欲擦除上部区块302i+n，其字线WLX，是保持为低电位，而其字线WLX+1则是升高至VPP。其擦除线ERi亦是升高至VPP。其线404i,j(其构成区块302i+n的位元线BLi,j)，是被设定在上述预充电电压之下，而其线406i,j(其构成区块302i+n的编程线PLi,j)，则是被设定至0伏。
欲编程该等区块302i和302i+n，彼等字线WLX或WLX+1中之一，将会升高至VPP。其擦除线ERi将被设定为0伏。欲编程上部区块302i，其线404i,j将被设定为VPP或0伏(分别编程一“0”或“1”的状态)，而其线406i,j则被设定为0伏。欲编程下部区块302i+n，其线406i,j将被设定为VPP或0伏，而其线404i,j则被设定为0伏。
欲读取该等区块302i和302i+n，彼等字线WLX或WLX+1中之一，将枝升高至VCC。其涂除线ERi将被设定为0伏。就上部区块302i而言，其存储器单元的状态，是在线406i,j上面做读取，而就下部区块302i+n而言，其存储器单元的状态，则是在线404i,j上面做读取。
参考图9，所例示是上述图8的实施例所制存储器阵列300的一部分的上视布线图。其四层包含一般做水平延伸的多晶硅(或交替的多晶硅和硅化物)，是形成字线WLX-1、WLX、WLX+1、和WLX+2。彼等导线(举例而言，彼等可为金属线)504、506、508、510、和512，是形成彼等与该存储器阵列内的存储器单元308相耦合的ER、PL和BL线。其ER线504，是与上部区块302i内的晶体管TE的N+掺杂区514相耦合，以及是与下部区块302i+n内的N+掺杂区516相耦合。源极，其上部晶体管TE的源极，和其上部晶体管TE的漏极，是由一共接埋入N+遮罩520所形成。此共接埋入N+遮罩520，是延伸接触到一埋入N+遮罩522，后者是形成上述与两沿相邻两列延伸的相邻区块内的每一存储器单元相耦合的共接线400(图8)。一浮接栅极多晶硅或其他导电层524，是形成在上部存储器区块302i中的每一存储器单元内，浮接栅极多晶硅层526，是形成在下部区块302i+n中的每一存储器单元内。此等多晶硅层524和526，是形成彼等对应存储器晶体管TM有关的浮接栅极。每一浮接多晶硅层524和526，是与一部分的埋入N+遮罩522相重叠。彼等多晶硅层524和526与埋入N+遮罩522的重叠区域，是形成彼等上部和下部存储器区块内每一存储器单元的对应耦合电容CC。
在每一存储器区块内，彼等包含晶体管TP和TB与薄氧化物电容器CT的存储器单元308i,j和308i+n,j的其他部分，是在与图4的实施例内的存储器单元108i,j相类似的方式下做耦合。然而，彼等存储器单元308i,j和308i,j内的一项差异，在于彼等的线506和508，是依据所选是何列，而交替耦合至该等晶体管TP或TB。
藉着共用一共接线400，上述依据图8和9的实施例的布置，可使其更加地有效率，盖彼等的存储器单元可形成更密故也。
其他的实施例是在下文权利要求的界定范围内。举例而言，不同类型的EEPROM或快闪存储器，可以本发明的实施例来加以实现。本发明的实施例内的存储器单元的布置，是可做修饰。彼等包括导电层、绝缘层、氧化物层、和掺杂区的不同层，是可用其他类型的材料来加以取代。
虽然本发明是参照有限数目的实施例做揭示，本领域的专业人员将可理解，自其可有多种的修饰体和变更形式。彼等所附的权利要求，旨在涵盖所有此等包含在本发明的真实精神和界定范围内的修饰体和变更形式。
权利要求
1．一种半导体存储器元件，其包含一可与一擦除电压相耦合的导线；一共接线；一耦合在该等导线与共接线间的第一晶体管；和一存储器晶体管，其具有一与该共接线形成电容性耦合的浮接栅极，以及具有一与该共接线形成电气耦合的源极。
2．如权利要求1所述的半导体存储器元件，其中的存储器元件，是包含一电可擦除可编程只读存储器。
3．如权利要求1所述的半导体存储器元件，其中的擦除电压，为一升高的电压。
4．如权利要求1所述的半导体存储器元件，其中的第一晶体管，是包含一耗尽型晶体管。
5．如权利要求1所述的半导体存储器元件，其中尚包含一位元线和一存取晶体管，后者是耦合在该位元线与上述存储器晶体管的一节点中间。
6．如权利要求1所述的半导体存储器元件，其中还包含一编程线、一穿透电容器、和一第二晶体管，后者是耦合在该编程线与上述穿透电容器的一节点中间，该穿透电容器的另一节点，则是耦合至其浮接栅极。
7．一种存储器元件，其包含多数存储器单元和位元线，各存储器单元包含一编程线；一具有浮接栅极的存储器晶体管；一具有一与上述浮接栅极相耦合的第一节点的穿透电容器；一耦合在该编程线与该穿透电容器的另一节点的第二晶体管；和一耦合至该存储器晶体管和一位元线的存取晶体管。
8．如权利要求7所述的存储器元件，其中的第二晶体管，是包含一耗尽型金属硅氧化物场效应晶体管。
9．如权利要求7所述的存储器元件，其中还包含一具有某一预定数目的存储器单元的存储器区块，各存储器区块，是包含一与该存储器区域内的各存储器单元相耦合的擦除线。
10．如权利要求7所述的存储器元件，其中的各存储器单元，是形成为一单-多晶硅结构。
11．一种存储器元件，其包含一升高电压；和多个存储器单元，各存储器单元，包括一耗尽型晶体管，和一具有一浮接栅极的存储器晶体管，该耗尽型晶体管，可使该升高电压，与上述的浮接栅极相耦合。
12．如权利要求11所述的存储器元件，其中的各存储器单元，包含一穿透电容器，其是耦合在该耗尽型晶体管的一节点，与该浮接栅极中间。
13．如权利要求11所述的存储器元件，其中还包含一些可受驱动至该升高电压的编程线，此等编程线是与彼等对应的耗尽型晶体管相耦合。
14．如权利要求11所述的存储器元件，其中还包含至少一可受驱动至该升高电压的擦除线；和至少一与该等擦除线和存储器晶体管相耦合、而可擦除此等存储器晶体管的额外耗尽型晶体管。
15．如权利要求14所述的存储器元件，其中包含多数的擦除线和多数的耗尽型晶体管，各擦除线可受驱动至该升高电压，以及可与某一区块的存储器单元相联结。
16．如权利要求15所述的存储器元件，其中的各存储器单元，是包含一单-多晶硅结构。
17．一种半导体元件，其包含一可与一擦除信号相耦合的导线；一存储器晶体管，其具有一与该导线形成电气耦合的第一掺杂区，和一由一第一层所形成的浮接栅极；和一耦合电容器，其具有一与该导线形成电气耦合的第一电极、一由上述第一层所形成的第二电极、和一由某一绝缘层所形成的电介质。
18．如权利要求17所述的半导体元件，其中的多数存储器单元，各是包含一存储器晶体管和一耦合电容器。
19．如权利要求17所述的半导体元件，其中的多数存储器单元，各是包含一单-多晶硅结构。
20．如权利要求17所述的半导体元件，其中包含一字线和一存取晶体管，后者是受控于该字线，以及是与该存储器晶体管相耦合，该字线是由一导电层所形成。
21．如权利要求20所述的半导体元件，其中的第一层和导电层，两者均是由相同层的导电材料所形成。
22．如权利要求21所述的半导体元件，其中的导电材料是由多晶硅所构成。
23．如权利要求17所述的半导体元件，其中的浮接栅极是具有一栅极电容，其可在上述导线上面发生一电压迁移时，提供一自我升压的效应。
24．一种半导体元件，其包含一导线；一具有第一掺杂区和一第二掺杂区的第一晶体管，其第一掺杂区，是与该导线相耦合；一存储器晶体管，其具有一由一包含多晶硅的第一层所形成的浮接栅极，和一与该第二掺杂区形成电气耦合的第三掺杂区；和一耦合电容器，其具有一由该第三掺杂区所形成的第一电极、一由该第一层所形成的第二电极、和一由某一绝缘层所形成的电介质。
25．一种制作半导体元件的方法，其包含形成一些由隶属某一导电材料的第一层的字线；和形成一些与该等字线相耦合的存储器单元，彼等各是包含一具有各由第一导电材料层所形成的浮接栅极的存储器晶体管、一可使一编程电压与该存储器晶体管相耦合的编程晶体管、和一可使一位元线与该存储器晶体管相耦合的存取晶体管。
26．一种具有存储器单元的存储器阵列的动作方法，其包含将一耦合至一存储器品格的编程线，激励至一升高电压；确定一与该存储器单元内的一编程晶体管相耦合的字线，使上述编程线上面的升高电压，与该存储器单元内一存储器晶体管相耦合，以及将一与该存储器单元相耦合的导线，驱动至一预定的电压，藉以编程该存储器晶体管。
全文摘要
一种半导体存储器元件,包含:一清除线、一共接线、和一耦合在该等导线与共接线间的第一晶体管。此存储器元件包含:多数的存储器晶格和位元线,各存储器晶格是包含:一编程线、一存储器晶体管、和一具有一与上述浮接栅极相耦合的第一节点的穿透电容器。在该编程线与上述穿透电容器的另一节点间,耦合有一第二晶体管。有一存取晶体管,是与该存储器晶体管和一位元线相耦合。该第二晶体管,可为一耗尽型晶体管,上述与该清除线相耦合的第一晶体管,亦可为一耗尽型晶体管。该存储器晶格,亦可由一单－多晶硅结构,来加以实现。
文档编号H01L27/115GK1324487SQ99812476
公开日2001年11月28日 申请日期1999年8月19日 优先权日1998年10月23日
发明者杨绪恺 申请人:凯特克工程公司