封装结构和封装方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种封装结构和封装方法。
【背景技术】
[0002]晶圆级封装(Wafer Level Packaging, WLP)技术是对整片晶圆进行封装测试后，再切割成单个成品芯片的技术，封装后的芯片尺寸与裸片完全一致。相较于传统的封装技术，例如陶瓷无引线芯片载具(Ceramic Leadless Chip Carrier)技术和有机无引线芯片载具(Organic Leadless Chip Carrier)技术等,采用晶圆级封装技术制造的芯片尺寸更为轻、小、短、薄，且制造成本随着芯片尺寸的减小和晶圆尺寸的增大而显著降低。晶圆级封装技术能够将IC设计、晶圆制造、封装测试、基板制造整合为一体，使目前技术关注的热点和未来的发展趋势。
[0003]扇出晶圆封装(FanOut Wafer Level Packaging)技术和娃通孔(TSV, ThroughSilicon Via)封装技术均是晶圆级封装技术中的一种。扇出晶圆封装的方法包括:在载体圆片表面形成剥离薄膜；在剥离薄膜表面形成第一介质层；在第一介质层表面形成第一图形层，所述第一图形层具有第一开口 ；在第一开口内形成与基板端连接的金属电极，在第一图形层表面形成再布线金属层；在与基板端连接的金属电极表面、再布线金属层表面以及第一介质层表面形成第二介质层，并在第二介质层表面形成第二图形层，所述第二图形层具有第二开口 ；在第二开口内形成与芯片端连接的金属电极；将芯片倒装至与芯片端连接的金属电极后，在第二介质层和芯片表面形成塑封料层，所述塑封料层包围所述芯片，形成带有塑封料层的封装结构；将载体圆片和剥离膜与带有塑封料层的封装体分离，形成塑封圆片；植球回流，在与基板端连接的金属电极表面形成焊球凸点；单片切割，形成最终的扇出芯片结构。
[0004]然而，现有的晶圆级封装的集成度依旧有待提高，且晶圆级封装结构的尺寸有待进一步缩小。
【发明内容】
[0005]本发明解决的问题是提供一种封装结构和封装方法，减小所形成的封装结构的尺寸，提高所形成的封装结构的集成度。
[0006]为解决上述问题，本发明提供一种封装方法，包括:提供第一扇出基底，所述第一扇出基底包括:器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；提供第一半导体基底，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；米用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
[0007]可选的,所述键合工艺为金属键合工艺,用于使第一导电层和第二导电层之间相键合。
[0008]可选的，所述键合工艺为熔接键合工艺，用于使第一介质层和第二介质层之间相键合。
[0009]可选的，还包括:在所述键合工艺之后，对所述第一半导体基底的第二表面进行减薄，直至暴露出所述第一导电结构为止，所述第一半导体基底的第二表面与第一半导体基底的第一表面相对。
[0010]可选的，还包括:在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；在所述再布线层表面形成焊球。
[0011]可选的，还包括:在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成器件层，所述器件层包括:半导体器件、电连接所述半导体器件的互连线、以及电隔离所述互连线和半导体器件的隔离层，所述半导体器件与所述第一导电结构电连接；在所述器件层表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；在所述再布线层表面形成焊球。
[0012]可选的，还包括:在对所述第一半导体基底的第二表面进行减薄之后，在所述第一半导体基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第一导电结构电连接；采用键合工艺在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述第三导电层与半导体基底内的第二导电层相接触、或与扇出基底内的第一导电层相接触。
[0013]可选的，所述第一扇出基底还包括:第二导电结构，所述第二导电结构与第一导电层电连接，且所述第一扇出基底的第二表面与所述第二导电结构的表面齐平，所述第一扇出基底的第二表面与第一扇出基底的第一表面相对。
[0014]可选的，还包括:在所述第一扇出基底的第二表面形成再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第二导电结构电连接；在所述再布线层表面形成焊球。
[0015]可选的，还包括:在所述第一扇出基底的第二表面形成第三介质层和第三导电层，第三介质层和第三导电层的表面齐平，所述第三导电层与所述第二导电结构电连接；采用键合工艺在所述第三介质层和第三导电层表面形成若干层重叠的扇出基底、若干层重叠的半导体基底、或若干层交替重叠的扇出基底和半导体基底，所述第三导电层与半导体基底内的第二导电层相接触、或与扇出基底内的第一导电层相接触。
[0016]可选的，所述第一半导体基底包括:衬底、位于衬底表面或衬底内的半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层；所述第一导电结构与所述半导体器件电连接。
[0017]可选的，所述第一导电结构包括导电插塞、以及位于第一半导体基底和导电插塞之间的第二绝缘层。
[0018]可选的，所述器件结构包括:芯片、无源器件或芯片和无源器件，所述芯片或无源器件具有焊盘，所述第一扇出基底第一表面的封料层暴露出芯片或无源器件的焊盘；所述第一介质层形成于所述器件结构具有焊盘的表面和封料层表面，所述第一导电层与所述芯片或无源器件的焊盘电连接。
[0019]相应的，本发明还提供一种封装结构，包括:第一扇出基底，所述第一扇出基底包括:器件结构、以及包围于所述器件结构表面的封料层，所述第一扇出基底的第一表面具有第一介质层，所述第一介质层内具有第一导电层，所述第一导电层的表面与第一介质层的表面齐平，且所述第一导电层与器件结构电连接；第一半导体基底，所述第一半导体基底内具有第一导电结构，所述第一半导体基底的第一表面与所述第一导电结构的表面齐平，所述第一半导体基底的第一表面具有第二介质层，所述第二介质层内具有第二导电层，所述第二导电层的表面与第二介质层的表面齐平，且所述第二导电层与第一导电结构电连接；所述第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，且所述第一导电层和第二导电层的位置相互对应，使第一导电层和第二导电层之间电连接。
[0020]可选的，所述第一半导体基底的第二表面暴露出所述第一导电结构，所述第一半导体基底的第二表面与第一半导体基底的第一表面相对；位于所述第一半导体基底的第二表面的再布线层以及电隔离所述再布线层的第一绝缘层，所述再布线层与所述第一导电结构电连接；位于所述再布线层表面的焊球。
[0021]与现有技术相比，本发明的技术方案具有以下优点:
[0022]在所述封装方法中，采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，能够使第一扇出基底与第一半导体基底之间固定设置，以此实现第一扇出基底与第一半导体基底的三维系统级封装。因此，所述第一扇出基底或第一半导体基底的应用更广泛。而且，由于采用键合工艺使第一介质层和第一导电层的表面固定于第二介质层和第二导电层的表面，因此，所述第一介质层和第