出基底100具有第二表面120，所述第二表面120与第一表面110相对。
[0040]在现有技术中，当需要在所述第一扇出基底100基础上实现三维系统级封装时，仅能够继续以所述扇出晶圆封装的方法进行制程，直至形成所需的三维系统级封装结构。具体的，在形成封料层102之后，去除剥离层之前，在封料层102表面继续堆叠设置若干层器件结构和固定所述器件结构的封料层，且各层封料层中形成有导电结构，以实现若干层器件结构之间的电路连接；在形成若干层堆叠设置的器件结构之后，再去除基底和剥离层。然而，仅采用所述扇出晶圆封装的方法形成三维系统级封装结构的过程复杂；而且，在形成过程中，难以与采用其他封装方法(例如硅通孔封装技术)所形成的半导体基底相兼容，使得形成三维系统级封装结构的方法应用面狭隘，不利于技术的进一步发展。
[0041]因此，在本实施例中，后续采用键合工艺使第一扇出基底100直接固定于第一半导体基底表面，并使第一导电层104与第一半导体基底中的第二导电层电连接；其中，所述第一半导体基底内形成有第一导电结构，所述第一导电结构用于形成第一半导体基底内的硅通孔结构。因此，本实施例中的第一扇出基底100能够与采用各种封装方法所形成的半导体基底之间实现电连接，并进一步形成封装结构，而所形成的封装结构的尺寸小，且形成所述封装结构的方法简单。
[0042]请参考图2，提供第一半导体基底200，所述第一半导体基底200内具有第一导电结构201,所述第一半导体基底200的第一表面210与所述第一导电结构201的表面齐平，所述第一半导体基底200的第一表面210具有第二介质层202,所述第二介质层202内具有第二导电层203，所述第二导电层203的表面与第二介质层202的表面齐平，且所述第二导电层203与第一导电结构201电连接。
[0043]所述第一半导体基底200为未进行单片切割的晶圆，在所述第一半导体基底200的第一表面210内形成有第一导电结构201,所述第一导电结构201与第二导电层203电连接，而所述第二导电层203后续能够与第一导电层204相互键合，因此第一导电结构201能够与器件结构101 (如图1所示)电连接。所述第二导电层203的数量大于或等于I个，而且，所述第二导电层203的数量与第一导电层104的数量相同。本实施例中，第一扇出基底100的形状和尺寸、与第一半导体基底的形状和尺寸相同，所述第二导电层203在第二介质层202内的位置、与第一导电层104在第一介质层103内的位置相同,在后续的键合工艺之后，第一导电层104能够与第二导电层203相互接触。
[0044]本实施例中，所述第一导电结构201包括导电插塞、以及位于第一半导体基底和导电插塞之间的第二绝缘层，且所述导电插塞的表面与第一半导体基底200的第一表面210齐平，后续对所述第一半导体基底200的第二表面220进行减薄直至暴露出所述导电插塞之后，形成贯穿所述第一半导体基底200的第一导电结构201，则所述第一导电结构201即形成娃通孔结构。其中，所述第一半导体基底200的第二表面220与第一表面210相对。所述导电插塞的材料为导电材料，例如铜、钨或铝，所述第二绝缘层的材料为氧化硅、氮化硅或氮氧化硅。
[0045]在本实施例中，所述第一半导体基底200包括:衬底、位于衬底表面或衬底内的半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层；其中，所述衬底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底；所述半导体器件形成于所述第一半导体基底200的第一表面210 —侧，而所述第一半导体基底200的第二表面220为所述衬底。需要说明的是，所述第一导电结构201能够与所述半导体器件电连接，则在后续的键合工艺之后，第一半导体基底200内的半导体器件能够与第一扇出基底100 (如图1所示)内的器件结构101之间实现电连接。
[0046]在另一实施例中，所述第一半导体基底内或表面未形成半导体器件，即所述第一半导体基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底。在后续键合工艺、以及减薄第一半导体基底的第二表面之后，能够在所述第一半导体基底的第二表面形成半导体器件、电连接所述半导体器件的互连线、电隔离所述半导体器件和互连线的隔离层。
[0047]所述第一半导体基底200的形成工艺与第一扇出基底100的形成工艺不同，在现有技术中，所述第一半导体基底200难以集成于基于第一扇出基底100的封装工艺中。而本实施例中，后续采用键合工艺能够使第一半导体基底200与第一扇出基底100相互固定，使得第一半导体基底200与第一扇出基底100能够在封装过程中被集成，并且在形成于同一封装结构之后，再一起进行单片切割，以形成所需的芯片，使得封装方法被简化，且所形成的封装结构的尺寸缩小。
[0048]请参考图3,米用键合工艺使第一介质层103和第一导电层104的表面固定于第二介质层202和第二导电层203的表面,且所述第一导电层104和第二导电层203的位置相互对应，使第一导电层104和第二导电层203之间电连接。
[0049]所述键合工艺用于使第一介质层103与第二介质层202相互固定、或者使第一导电层104与第二导电层203相互固定，以此实现第一扇出基底100和第一半导体基底200之间的电连接。在本实施例中，由于第一导电层104的数量与第二导电层203的数量相同，且第一导电层104的位置与第二导电层203的位置相互对应，因此所述键合工艺能够使第一导电层104的表面与第二导电层203的表面相接触。采用所述键合工艺，能够使采用不同工艺形成的第一扇出基底100和第一半导体基底200重叠设置、且相互电连接，以形成于同一封装结构中，能够使封装方法简化，且所形成的封装结构尺寸减小。
[0050]在一实施例中，所述键合工艺为金属键合工艺，所述金属键合工艺包括:晶圆级对准；在对准之后，以较高的键合温度、较高的键合压力和一定键合时间进行键合；在键合之后进行高温处理过程。所述金属键合工艺用于使第一导电层104和第二导电层203之间相互连接并固定，以实现第一导电层104和第二导电层203之间的电连接。具体的，所述金属键合工艺为:使第一扇出基底100与第一半导体基底200进行对位，使第一导电层104与第二导电层203的位置相互对应；在对位之后，对重叠设置的第一扇出基底100与第一半导体基底200施加压力，使第一介质层103和第一导电层104的表面紧密贴合于第二介质层202和第二导电层203的表面；在施加压力之后，进行加热，使第一导电层104和第二导电层203的材料发生分子间运动，以使第一导电层104和第二导电层203紧密连接。采用金属键合工艺能够使第一导电层104和第二导电层203的连接更稳定紧密，且第一导电层104和第二导电层203之间的接触电阻较小、电性能稳定。
[0051]在另一实施例中，所述键合工艺为熔接键合工艺，所述熔接键合工艺包括:晶圆级对准；在对准之后，以较低的键合温度、较低的键合压力和一定键合时间进行键合；在键合之后进行高温处理过程。所述熔接键合工艺用于使第一介质层103和第二介质层202之间相互连接并固定。由于第一导电层104在第一介质层103内的位置、与第二导电层203在第二介质层202内的位置相互对应，因此,使第一介质层103和第二介质层202相互固定也能够使第一导电层104与第二导电层203相接触并实现电连接。具体的，熔接键合工艺为:在较低的温度和较低的压力条件下，使第一介质层103的材料和第二介质层202的材料熔融，并在范德华力的影响下使第一介质层103和第二介质层2023相互连接。由于熔接键合工艺在较低的温度和压力环境下进行，因此采用熔接键合工艺能够减少对第一扇出基底100和第一半导体基底200内的器件的损伤。
[0052]请参考图4，在所述键合工艺之后，对所述第一半导体基底200的第二表面220进行减薄，直至暴露出所述第一导电结构201为止，所述第一半导体基底200的第二表面220与第一半导体基底200的第一表面210相对。
[0053]在本实施例中，所述第一导电结构201用于形成硅通孔结构，且所述第一导电结构201的