半导体装置及其制造方法
【专利说明】半导体装置及其制造方法
[0001]相关申请的交叉引用
[0002]本申请要求2014年4月7日向韩国知识产权局提交的申请号为10-2014-0041146的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
[0003]实施例涉及半导体装置及其制造方法。
【背景技术】
[0004]半导体装置可以包括用于储存数据的存储器件。存储器件可以包括布置有存储器单元串的存储器单元阵列区和布置有用于驱动存储器单元串的外围电路的外围电路区。
[0005]为了半导体装置的高集成度，已经提出了三维存储器件，其中通过将组成存储器单元串的存储器单元层叠在衬底上而将存储器单元布置成三维。近来已经开发了用于进一步地提高这种三维存储器件的集成度的技术。
【发明内容】
[0006]根据一个实施例的半导体装置可以包括由隔离层划分开的第一管道栅。第一管道沟道层可以掩埋在第一管道栅中。另外，第二管道栅可以覆盖第一管道沟道层、第一管道栅以及隔离层。另外，第二管道沟道层可以掩埋在第二管道栅中。
[0007]根据一个实施例的制造半导体装置的方法可以包括形成由隔离层划分开的第一管道栅，第一牺牲层掩埋在第一管道栅中。所述方法还可以包括形成覆盖第一牺牲层、第一管道栅以及隔离层的第二管道栅，第二牺牲层掩埋在第二管道栅中。
【附图说明】
[0008]图1是说明根据一个实施例的半导体装置的立体图；
[0009]图2A至图2G是说明根据一个实施例的制造半导体装置的方法的截面图；
[0010]图3A至图3C是说明根据一个实施例的半导体装置的图；
[0011]图4A至图5C是说明根据一个实施例的半导体装置的图；
[0012]图6A至图6D是说明根据一个实施例的用于形成管道栅的方法的截面图；
[0013]图7是说明管道栅和隔离层的布局图；
[0014]图8是说明根据一个实施例的存储系统的框图；以及
[0015]图9是说明根据一个实施例的计算系统的框图。
【具体实施方式】
[0016]在下文中，将参照附图更详细地描述各种实施例。提供附图以允许本领域的普通技术人员理解本公开的实施例的范围。然而，本发明可以采用各种形式来实施，而不应解释为局限于本文列出的实施例。确切地说，提供这些实施例使得本公开将充分与完整，并且将本发明的范围充分地传达给本领域的技术人员。
[0017]参见图1，其为说明根据一个实施例的半导体装置的立体图。为了方便起见，在图1中未示出绝缘层。此外，图1示出了单元阵列区。
[0018]如图1中所示，根据一个实施例的半导体装置可以包括:沟道层CH、管道栅PG、字线WL_D和WL_S、至少一个源极选择线SSL、以及至少一个漏极选择线DSL。
[0019]字线WL_D和WL_S可以包括源极侧字线WL_S和漏极侧字线WL_D。源极侧字线WL_S可以层叠在源极选择线SSL与管道栅PG之间。另外，漏极侧字线WL_D可以层叠在漏极选择线DSL与管道栅PG之间。管道栅PG可以设置在衬底SUB之上。
[0020]沟道层CH可以包括:管道沟道层P_CH、源极侧沟道层S_CH、以及漏极侧沟道层D_CH。源极侧沟道层S_CH和漏极侧沟道层0_01从管道沟道层P_CH突出。尽管示出了一对源极侧沟道层S_CH和一对漏极侧沟道层D_CH与管道沟道层P_CH电耦接作为一个实例，但是两个或更多个源极侧沟道层S_CH可以与管道沟道层P_CH电耦接。在可替选的方式中，根据存储串的形状，两个或更多个漏极侧沟道层D_CH可以与管道沟道层P_CH电耦接。
[0021]管道沟道层P_CH可以被掩埋在管道栅PG中。源极侧沟道层S_CH可以穿过源极侦俘线WL_S和源极选择线SSL。漏极侧沟道层D_CH可以穿过漏极侧字线WL_D和漏极选择线 DSL。
[0022]沟道层CH可以形成在穿过管道栅PG、字线WL_D和WL_S、至少一个源极选择线SSL以及至少一个漏极选择线DSL的通孔中。沟道层CH可以沿着通孔的表面形成为管形，以将通孔的中心区域开放。沟道层CH可以形成为掩埋形，其中掩埋通孔直至通孔的中心区域。沟道层CH可以形成为组合了管形和掩埋形二者的混合形。如果沟道层CH是管形，则沟道层CH的上部的开放中心区域可以用覆盖导电层CAP来填充。或者，可以在沟道层CH的上部掺入杂质，由此可以形成覆盖导电层CAP。源极侧沟道层S_CH的上部的覆盖导电层CAP可以用作源极区。另外，漏极侧沟道层D_CH的上部的覆盖导电层CAP可以用作漏极区。
[0023]源极侧沟道层S_CH可以与源极线SL电耦接，漏极侧沟道层D_CH可以与位线BL电耦接。漏极侧沟道层D_CH可以通过漏极接触插塞DCT与位线BL电耦接。
[0024]沟道层CH可以被多层式绝缘膜M包围。多层式绝缘膜M可以包括隧道绝缘层、数据存储层以及阻挡绝缘层中的任意一个。隧道绝缘层可以与沟道层CH接触。数据存储层可以与隧道绝缘层接触。另外，阻挡绝缘层可以与数据存储层接触。隧道绝缘层可以由氧化硅膜形成。此外，数据存储层可以由能够捕获电荷的材料层形成。例如，数据存储层可以由氮化硅层形成。阻挡绝缘层可以包括氧化硅层和具有比氧化硅层更高的介电常数的高k膜中的至少一种。多层式绝缘膜M可以包围沟道层CH的整个外壁。多层式绝缘膜M可以形成在字线WL_D和WL_S与沟道层CH的每个交叉处。多层式绝缘膜M可以沿着字线WL_D和WL_S中的每个的上侧和下侧延伸。栅绝缘层可以形成在沟道层CH与管道栅PG之间、沟道层CH与源极选择线SSL之间、沟道层CH与漏极选择线DSL之间。
[0025]根据上述结构，管道晶体管可以形成在管道栅PG与沟道层CH的交叉处。存储器单元可以形成在字线WL_D和WL_S与沟道层CH的交叉处。至少一个源极选择晶体管可以形成在至少一个源极选择线SSL与沟道层CH的交叉处。此外，至少一个漏极选择晶体管可以形成在至少一个漏极选择线DSL与沟道层CH的交叉处。照此，至少一个漏极选择晶体管、存储器单元、管道晶体管以及至少一个源极选择晶体管串联电耦接，以形成存储串。漏极选择晶体管、存储器单元、管道晶体管以及源极选择晶体管可以层叠在位线BL与源极线SL之间，以获得三维单元结构。
[0026]在一个实施例中，半导体装置可以如图2A至图2G所述来制造，以增加存储串中的层叠存储器单元的数目。
[0027]图2A至图2G是说明根据一个实施例的制造半导体装置的方法的截面图。
[0028]参见图2A，可以在包括单元区Al和外围区A2的衬底101之上形成第一层间绝缘层103。可以在第一层间绝缘层之上形成第一导电层。此后可以刻蚀第一导电层，并且可以形成沟槽T。可以在单元区Al的第一导电层形成沟槽T。沟槽T可以用第一牺牲层107来填充。第一牺牲层107可以由具有相对于随后要形成的第一材料层121和第二材料层123的刻蚀选择性的材料形成。例如，第一牺牲层107可以由TiN形成。此后，还可以在第一牺牲层107和第一导电层之上形成第二导电层。此后，可以通过刻蚀第一导电层和第二导电层而在单元区Al形成掩埋有第一牺牲层107的管道栅PG。可以在外围区A2形成组成外围电路的晶体管的驱动栅DG。管道栅PG可以具有层叠有第一导电图案105a和第二导电图案109a的层叠结构。每个驱动栅DG可以具有层叠有第一导电图案105b和第二导电图案109b的层叠结构。
[0029]可以通过将杂质注入从每个驱动栅DG的两侧开放的衬底101中来形成源极/漏极区111。
[0030]可以形成提供管道栅PG与驱动栅DG之间的绝缘的第二层间绝缘层113。可以交替地层叠第一材料层121和第二材料层123。可以在要形成层间绝缘层的层形成第一材料层121。可以在要形成字线的层形成第二材料层123。第二材料层123可以由与第一材料层121不同的材料形成。具体地，第二材料层123可以由具有相对于第一材料层121的刻蚀选择性的材料形成。例如，第一材料层121可以由用于第三层间绝缘层的绝缘材料形成。另外，第二材料层123可以由用于字线的导电材料形成。或者，第一材料层121可以由用于第三层间绝缘层的绝缘材料形成，第二材料层123可以由用于牺牲层的绝缘材料形成。氧化物膜可以用作用于第三层间绝缘层的绝缘材料。此外，具有相对于氧化物膜的刻蚀选择性的氮化物膜可以用作用于牺牲层的绝缘层。多晶硅层、金属硅化物层以及金属层中的任意一种可以用作用于字线的导电材料。
[0031]参见图2B，可以通过刻蚀第一材料层121和第二材料层123来形成第一源极侧孔Hl和第一漏极侧孔H2。第一源极侧孔Hl和第一漏极侧孔H2可以与沟槽T电耦接。可以进一步地刻蚀管道栅PG的第二导电图案109a。第一源极侧孔Hl和第一漏极侧孔H2可以将沟槽T中的第一牺牲层107开放。可以用第二牺牲层125来填充第一源极侧孔Hl和第