于上述源极线和上述第二位线，以增加配线空间。
[0067]图1为本发明一实施例的一非易失性存储器元件600的电路示意图。在本发明一实施例中，非易失性存储器元件600包括多个非易失性存储器单元500构成的阵列。在本实施例中，每一个非易失性存储器单元500用来储存二位元数据，上述非易失性存储器单元500包括一第一晶体管Tl、一第二晶体管T2、一第一电阻转态元件Rl和一第二电阻转态元件R2。在本发明一实施例中，第一晶体管Tl和第二晶体管T2共用一源极区SI。上述第一电阻转态元件Rl和上述第二电阻转态元件R2分别耦接至上述第一晶体管Tl的一第一漏极区Dl和上述第二晶体管T2的一第二漏极区D2。在本发明一实施例中，非易失性存储器元件600还包括一字线WL、一第一源极线SLl、一第一位线BLl和一第二位线BL2。如图1所示的一实施例中，上述第一晶体管Tl的一第一栅极Gl和上述第二晶体管T2的一第二栅极G2分别为上述字线WL的不同部分。上述第一位线BLl耦接至上述第一电阻转态元件Rl的节点NI，且上述第二位线BL2耦接至上述第二电阻转态元件R2的节点N2。另外，上述第一源极线SLl耦接至源极区SI的节点N3。在本发明一实施例中，上述第一源极线SL1、上述第一位线BLl和上述第二位线BL2设计位于相同金属层且互相平行。并且，如图1所示，上述字线WL设计分别垂直于上述第一源极线SL1、上述第一位线BLl和上述第二位线BL2。
[0068]图2为本发明一实施例的一非易失性存储器元件600的立体示意图。图3A为沿图2的A-A’切线的剖面图，其显示非易失性存储器单元与位线的电连接关系。图3B为沿图2的B-B’切线的剖面图，其显示非易失性存储器单元与源极线的电连接关系。为了方便显示非易失性存储器单元与位线和选择的电连接关系，图3A、图3B中的位于基板(基板200)上方的介电层和绝缘层在图2不予显示。
[0069]图7为本发明一实施例的一非易失性存储器元件的制造方法700的流程图。本实施例以制造一个非易失性存储器单元的制造方法作为实施例，以详细说明非易失性存储器元件的字线、位线和源极线的电连接方式。然而，依照上述方式也可制造多个非易失性存储器单元构成的挥发性存储器阵列。接着，以图2、图3A、图3B、图7来说明本发明一实施例的一非易失性存储器元件工艺的制造方法700。首先，进行步骤702，提供一基板200。在本发明一实施例中，基板200可为例如娃基板的一半导体基板，且基板200可为N型或P型基板。在本发明一实施例中，基板200中包括多个隔绝结构201，从基板200的表面202延伸至部分基板200中。在本发明一实施例中，隔绝结构201例如为浅沟槽隔绝物。上述隔绝结构201用以定义电子元件形成的主动区，并将形成于不同主动区的电子元件彼此电性隔绝。
[0070]接着，于基板200上形成例如晶体管的一电子元件，其用以对非易失性存储器单元施加操作电压。进行步骤704，利用薄膜沉积和图案化工艺，于基板200上沿一第一方向400形成一栅极条状结构222。在本发明一实施例中，栅极条状结构222包括一栅极氧化层和位于上述栅极氧化层上的一栅极层。在本发明一实施例中，栅极条状结构222作为上述非易失性存储器单元500的字线(WL)。
[0071]接着，进行步骤706，进行离子植入工艺，于上述栅极条状结构222的一第一侧
202-1 (源极侧)形成一第一源极区205-1和一第二源极区205-2 (图3B)，且于上述栅极条状结构222的一第二侧202-2形成一第一对漏极区203-1和一第二对漏极区203-2(图3A)。在本发明一实施例中，第一源极区205-1和一第二源极区205-2通过隔绝结构201彼此隔开。在本发明一实施例中，第一对漏极区203-1和第二对漏极区203-2通过隔绝结构201彼此隔开,且第一对漏极区203-1包括彼此隔开的一第一漏极区203-1A和一第二漏极区203-1B，且第二对漏极区203-2包括彼此隔开的一第三漏极区203-2A和一第四漏极区203-2B。
[0072]接着，进行步骤708，于基板200上形成一第一源极接触204，耦接至第一源极区205-1和一第二源极区205-2，且于基板200上形成底电极接触插塞206_1Α、206_1Β、206-2Α、206-2Β，分别耦接至第一对漏极区203-1和第二对漏极区203-2。在本发明一实施例中，可利用化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式，全面性沉积一介电层207。然后，可利用例如包括微影法和非等向性刻蚀法的一图案化工艺，于介电层207中形成多个开口，定义出第一源极接触204和底电极接触插塞206-1Α、206-1Β、206-2Α、206-2Β的形成位置，且第一源极区205-1、第二源极区205-2、第一对漏极区203-1和第二对漏极区203-2会从上述开口中暴露出来。接着，可利用化学气相沉积法，于开口侧壁沉积例如钛或氮化钛的阻障层，再于开口中填入例如钨(W)的导电材料，再进行例如化学机械研磨(CMP)法的平坦化工艺，以移除介电层207的顶面上方多余的导电材料，以于上述开口中分别形成第一源极接触204和底电极接触插塞206-1Α、206-1Β、206-2Α、206-2Β。如图3Α、图3Β所示，底电极接触插塞206-1Α、206-1Β、206-2Α、206_2Β分别耦接至第一对漏极区203-1和第二对漏极区203-2。详细来说，底电极接触插塞206-1Α、206-1Β分别耦接至第一对漏极区203-1的第一漏极区203-1Α和第二漏极区203-1Β，而底电极接触插塞206-2Α、206-2Β分别耦接至第二对漏极区203-2的第一漏极区203-2Α和第二漏极区
203-2Β。如图3Β所示，第一源极接触204耦接至第一源极区205-1和一第二源极区205-2两者。
[0073]接着，进行步骤710，分别于底电极接触插塞206-1Α、206-1Β、206-2Α、206-2Β上形成电阻转态元件210-1Α、210-1Β、210-2Α、210-2Β。在本发明一实施例中，上述电阻转态元件210-1Α、210-1Β、210-2Α、210-2Β分别包括一底电极、一电阻转态层和一顶电极。上述底电极设置于上述底电极接触插塞上，且与上述底电极接触插塞接触。上述电阻转态层设置于上述底电极上。上述顶电极设置于上述电阻转态层上。且上述底电极、上述电阻转态层和上述顶电极构成一金属-绝缘体-金属叠层。在本发明一实施例中，可利用类似于步骤708的方式，于介电层207上形成具有多个开口的介电层208，且上述开口分别暴露出底电极接触插塞206-1Α、206-1Β、206-2Α、206-2Β，以定义出上述电阻转态元件210_1Α、210_1Β、210-2Α、210-2Β的形成位置。在本发明一实施例中，可利用电子束真空蒸发或溅射法于上述介电层208的开口中形成上述电阻转态元件210-1Α、210-1Β、210-2Α、210-2Β的底电极。并且，可利用原子层沉积法(ALD)于上述底电极成长形成上述电阻转态层。另外，可利用电子束蒸发法，于上述电阻转态层上形成上述顶电极。之后，再进行例如化学机械研磨(CMP)法的平坦化工艺，以移除介电层208的顶面上方多余的上述电阻转态层及顶电极材料，以于上述介电层208的上述开口中形成上述电阻转态元件210-1Α、210-1Β、210-2Α、210-2Β。如图2、图3Α所示，上述电阻转态元件210-1Α、210-1Β、210-2Α、210-2Β分别电连接(且接触)底电极接触插塞 206-1Α、206-1Β、206-2Α、206-2Β。
[0074]接着，进行步骤712，于上述电阻转态元件210-1Α、210-1Β、210-2Α、210-2Β上形成顶电极接触插塞224-1和224-2。在本发明一实施例中，上述顶电极接触插塞224-1耦接至上述电阻转态元件210-1A、210-1