B两者。在本发明一实施例中，上述顶电极接触插塞224-2耦接至上述电阻转态元件210-2A、210-2B两者。
[0075]在本发明一实施例中，利用如图4-图6所示的双镶嵌工艺形成上述顶电极接触插塞224-1和224-2。请参考图4，在本发明一实施例中，可利用化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式，于上述电阻转态元件210-1A、210-1B、210-2A、210-2B上依序形成一第一绝缘层212和一第二绝缘层214。在本发明一实施例中，第一绝缘层212和第二绝缘层214为不同的材料。在本实施例中，第一绝缘层212为氧化物层，而第二绝缘层214風化物层。
[0076]接着，请再参考图4，于上述栅极条状结构222的一第二侧202_2 (漏极侧)(第2、4图)对第二绝缘层214进行一图案化工艺(包括微影工艺和后续的非等向性刻蚀工艺)，以于第二绝缘层214中形成开口 215-1A、215-1B、215-2A、2152B。在本发明一实施例中，上述开口 215-1A、215-1B、215-2A、2152B 分别位于上述电阻转态元件 210-1A、210-1B、210_2A、210-2B的正上方。然后，可利用原子层沉积法、化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式和后续例如化学机械研磨法的平坦化工艺，将一第三绝缘材料填入上述开口 215-1A、215-1B、215-2A、2152B，以形成第三绝缘材料图案 216_1Α、216-1Β、216_2Α、216-2Β。之后，可利用原子层沉积法、化学气相沉积法或等离子增强型化学气相沉积法的薄膜沉积方式于第二绝缘层214上形成一第四绝缘层218。在本发明一实施例中，第一绝缘层212、第三绝缘材料图案216-1Α、216-1Β、216-2Α、216-2Β和第四绝缘层218皆为相同的材料，例如为氧化物。而第二绝缘层214的材料不同于第一绝缘层212、第三绝缘材料图案216-1Α、216-1Β、216-2Α、216-2Β 和第四绝缘层 218 的材料。
[0077]接着，请参考图5，进行另一道图案化工艺(包括微影工艺和后续的非等向性刻蚀工艺)，移除位于第三绝缘材料图案216-1Α、216-1Β上方的部分第四绝缘层218、第三绝缘材料图案216-1Α、216-1Β和位于第三绝缘材料图案216-1Α、216-1Β下方的部分第一绝缘层212，直到暴露出上述电阻转态元件210-1Α、210-1Β为止。同时，上述图案化工艺也会移除横向位于第三绝缘材料图案216-1Α、216-1Β之间的部分第四绝缘层218。经过上述图案化工艺之后，以于第一绝缘层212、第二绝缘层214和第四绝缘层218中形成开口 220-1。由于第二绝缘层214的材料不同于第一绝缘层212、第三绝缘材料图案216-1Α、216-1Β和第四绝缘层218的材料，所以第二绝缘层214可作为上述图案化工艺的刻蚀停止层。在本发明一实施例中，开口 220-1连通上述开口 215-1Α、215-1Β且暴露出上述电阻转态元件210-1Α、210-1Β。类似地，上述图案化工艺之后也会于第一绝缘层212、第二绝缘层214和第四绝缘层218中形成开口 220-2。在本发明一实施例中，开口 220-2连通上述开口 215_2Α、215_2Β且暴露出上述电阻转态元件210-2Α、210-2Β。
[0078]接着，请参考图6，可利用化学气相沉积法，于上述开口 220-1、220_2侧壁沉积例如钛或氮化钛的阻障层，再于上述开口 220-1、220-2中填入例如钨的导电材料，再进行例如化学机械研磨法的平坦化工艺，以移除第四绝缘层218的顶面上方多余的导电材料，以于上述开口 220-1、220-2中分别形成上述顶电极接触插塞224-1和224-2。
[0079]如图3Β所示，在本发明一实施例中，上述双镶嵌工艺也会于第一绝缘层212、第二绝缘层214和第四绝缘层218中形成源极接触插塞224-3。在本发明一实施例中，源极接触插塞224-3电性接触至第一源极接触204。
[0080]相较于已知的介层孔插塞工艺，利用本发明实施例上述双镶嵌工艺制作的顶电极接触插塞可以节省一道例如钨的导电材料的平坦化工艺。
[0081]接着，如图3A、图3B所示，可利用类似于步骤708的方式，于第四绝缘层218上形成具有多个开口(图未显示)的介电层226，且上述开口分别暴露出上述顶电极接触插塞224-1和224-2。然后，可利用化学气相沉积法，于上述开口侧壁沉积例如钛或氮化钛的阻障层，再于上述开口中填入例如钨的导电材料，再进行例如化学机械研磨(CMP)法的平坦化工艺，以移除介电层226的顶面上方多余的导电材料，以于上述开口中分别形成接触插塞228-1、228-2和228-3。在本发明一实施例中，上述接触插塞228-1和228-2分别电连接至上述顶电极接触插塞224-1和224-2，而上述接触插塞228-3电连接至上述源极接触插塞224-3。
[0082]接着，如图3A、图3B所示，进行步骤714，分别于上述顶电极接触插塞224_1和224-2上形成一第一位线BLl和一第二位线BL2，且于接触插塞228-3上形成一第一源极线SLl。如图3A、图3B所示，上述第一位线BLl和第二位线BL2分别耦接至上述顶电极接触插塞224-1和224-2，且上述第一源极线SLl耦接至该第一源极区。在本发明一实施例中，可利用溅射法的物理气相沉积工艺，以及后续的图案化工艺，形成第一位线BL1、第二位线BL2和第一源极线SLl。在本发明一实施例中，第一位线BLl、第二位线BL2和第一源极线SLl设计位于同一金属层(例如第一金属层(Ml))且沿第二方向402延伸且互相平行。
[0083]请同时参考图2、图3A、图3B，在本发明一实施例中，一个非易失性存储器单元500包括两个晶体管和两个电阻转态元件210-1A、210-2A。第一个晶体管(Tl)由第一源极区205-1、第一对漏极区203-1的第一漏极区203-1A和于上述第一源极区205-1和第一漏极区203-1A之间的部分栅极条状结构222(G1)构成。第二个晶体管(T2)由第二源极区205-2、第二对漏极区203-2的第一漏极区203-2A和于上述第二源极区205-2和第一漏极区203-2A之间的部分栅极条状结构222(G2)构成。在本发明一实施例中，电阻转态元件210-1A耦接至第一个晶体管(Tl)的第一漏极区203-1A，而电阻转态元件210-2A耦接至第二个晶体管(T2)的第一漏极区203-2A。值得注意的是，电阻转态元件210-1A、210-2A分别耦接至不同的上述顶电极接触插塞224-1和224-2。并且，上述顶电极接触插塞224-1将非易失性存储器单元500的电阻转态元件210-1A和相邻一个非易失性存储器单元的电阻转态元件210-1B耦接在一起，而上述顶电极接触插塞224-2将非易失性存储器单元500的电阻转态元件210-2A和相邻的另一个非易失性存储器单元的电阻转态元件210-2B耦接在一起。
[0084]图8所示的非易失性存储器元件600为由本发明实施例的非易失性存储器单元构成的一晶体管一电阻(ITlR)电阻式非易失性存储器(RRAM)阵列，且图中的两个相邻的非易失性存储器单元500-1和500-2来说明非易失性存储器单元500-1的操作方法。如图8所示，非易失性存储器单元500-1通过字线WL1、第一位线BL1、第二位线BL2和第一源极线SLl控制。相邻的非易失性存储器单元500-2通过字线WLl、第二位线BL2、第三位线BL3和第二源极线SL2控制。举例来说，非易失性存储器单元500-2的晶体管T3、T4的栅极G3、G4耦接至字线WL1，晶体管T3、T4的共用源极S2耦接至第二源极线SL2，晶体管Τ3的漏极D3耦接至电阻转态元件R3，而晶体管Τ4的漏极D4耦接至电阻转态元件R4。另外，非易失性存储