例的图1A的LDM0S块体finFET器件的高压操作模式的示例。
[0026]图3A和图3B示出根据一个或多个实施例的图1C的LDM0S块体finFET器件的高压操作模式的示例。
[0027]图4示出了用于形成根据一个或多个实施例的用于高压操作的LDM0S块体finFET器件的方法的示例。
[0028]图5示出了根据一个或多个实施例的无线通信设备的示例。
【具体实施方式】
[0029]下面阐述的【具体实施方式】旨在作为对本技术的各种构造的描述并且并不旨在表示其中可以实践本技术的唯一构造。附图并入本文且构成了【具体实施方式】的一部分。【具体实施方式】包括特定细节，是出于提供对本技术彻底理解的目的。然而，本领域技术人员应当清楚且显而易见的是，本技术并不限于本文中所阐述的具体细节且可使用一个或多个实施例来实践。在一个或多个实例中，为了避免使本技术的概念晦涩，以框图的形式示出了公知的结构和组件。
[0030]本技术可以提供一种用于提供用于高压操作的具有横向双扩散MOS(LDMOS)结构的块体finFET器件的方法和实施例。在一个或多个实施例中，本技术通过在一个或多个附加的耗尽区中增加电荷载流子(例如，NLDM0S中的电子或者PLDM0S中的空穴)的流动路径来实现更高的击穿电压。公开的解决方案的有利特征包括与现有的基于finFET的CMOS器件制造工艺流程的兼容性(compatibility，相当)，而不需要任何附加的掩模。
[0031]图1A至图1C示出根据一个或多个实施例的用于高压操作的横向双扩散MOS(LDM0S)块体finFET器件的示例的横截面图和顶视图。如在横截面图100A中所示，LDM0S块体finFET器件(在下文中“LDM0S器件”)包括形成在基板材料105上的第一阱区110和两个或更多第二阱区，例如120-1和120-2。LDM0S器件进一步包括一个或多个非阱区，诸如非阱区115。非阱区(例如，115)包括与基板材料105相同的材料，然而，第一阱区和第二阱区包括掺杂半导体材料(例如，硅)。非阱区(例如，115)使第二阱区的阱区(例如，120-1 和 120-2)分开。
[0032]在一个或多个实施例中，如图1A中所示，LDM0S器件是形成在由ρ型硅组成的基板材料(例如，105)上的NLDM0S器件。在这种情况下，第一阱区110是掺杂ρ型杂质的ρ阱区，而第二阱区(例如，120-1和120-2)是掺杂η型杂质的用于电荷载流子(其为电子)穿过的η型阱区。在一些实施例中，区域115可以是使η阱区分开的ρ阱区。
[0033]在一些方面，LDM0S器件可以是在由硅中的深η阱组成的基板材料上制备的PLDM0S器件。第一阱区110可以是η阱区，而第二阱区(例如，120-1和120-2)可以是用于电荷载流子(例如，空穴)穿过的Ρ阱区。在一些方面，对于PLDM0S器件，区域115可以是η阱、深η阱、或者η阱和深η阱的组合。
[0034]源极结构130设置在部分形成在第一阱区110上的第一鳍片135上。漏极结构150设置在形成在第二阱区的最后一个(例如，120-2)上的第二鳍片155上。一个或多个虚设区(例如，140)形成在一个或多个非阱区(例如，115)上。虚设区140可以提供包括用于电荷载流子的垂直流动路径的附加耗尽区流动路径以支持高压操作。除了别的以外，LDM0S器件的高压操作取决于通过耗尽区的电荷载流子(例如，电子)的路径长度。在没有本技术的一个或多个虚设区的情况下，耗尽区将仅形成在不会被非阱区115分开的第一阱区110 (例如，ρ阱)和一个或多个第二阱区120 (例如，一个或多个η阱)上。与如果虚设区140不存在(例如，现有技术)相比，本技术在虚设区140提供附加的耗尽区，使电荷载流子穿过更长的路径160。附加的耗尽区形成在非阱区115 (例如，ρ型)和形成在虚设区140中的虚设鳍片145 (η型)的结(junct1n)。附加的耗尽区水平地(例如，沿着虚设鳍片145的顶部)并且竖直地(例如，沿着虚设鳍片145的侧部)延伸以增加电荷载流子(例如，电子)在耗尽区中的路径160的长度。电荷载流子在附加的耗尽区中的增加的路径长度导致更高的器件击穿电压(例如，在LDM0S器件的源极132与漏极152之间)。
[0035]源极结构130包括:建在覆盖第一鳍片135的一部分的外延形成138的顶部上的源极132、虚设栅极结构136、及栅极结构134。栅极结构134覆盖了包括第一鳍片135的边缘的第一鳍片135的一部分。漏极结构150包括:建在覆盖第二鳍片155的一部分的外延形成158的顶部上的漏极152和虚设栅极结构154和156。源极结构130的虚设栅极结构136和漏极结构150的虚设栅极结构154和156没有与本技术相关的功能，并且因为它们是常规的基于finFET的CMOS制造工艺流程的一部分而被示出。
[0036]图1B示出图1A的LDM0S器件的顶视图100B。顶视图100B示出分别对应于横截面图100A的源极结构130、虚设区140、及漏极结构150的区160、区170、及区180。虚线A-A ’示出轴线，横穿该轴线示出截面图100A。区160示出许多(例如，三个)第一鳍片135，第一鳍片135的部分覆盖有外延形成138和栅极结构134。区170示出许多(例如，三个)虚设鳍片145，而区180示出部分覆盖有外延形成158的许多(例如，三个)第二鳍片155。
[0037]在一个或多个实施例中，如在图1C的横截面图100C中所示，每个虚设区(例如，140)包括设置在虚设鳍片145上的虚设栅极142、虚设外延形成148、及虚设栅极结构144和146。在横截面图100C中示出的LDM0S器件在其他方面与在横截面图100A中示出的LDMOS器件相似。应理解的是，LDM0S器件的高压操作在没有包括虚设栅极142、虚设外延形成148、及虚设栅极结构144和146的这些虚设结构的情况下是能实现的。这些虚设结构不是本技术的操作必需的，而是增加以符合基于finFET的CMOS制造工艺流程。
[0038]虽然不是必需的，但是虚设栅极142在耦接至适当的偏压是，并不干扰器件的高压操作，如以下论述的。需要重点强调的是，本技术的LDM0S器件可以使用常规的基于finFET的CMOS器件制造工艺流程来制造，而无需附加的掩模或者工艺步骤，因此没有额外成本。
[0039]图2A和图2B示出根据一个或多个实施例的图1A的LDM0S器件的高压操作模式200A和200B的示例。在LDM0S器件的关断模式中，如在操作模式200A中所示，源极132和栅极134连接到最低的电压(例如，诸如接地电位的零电压)，而漏极152连接至高压(例如，5V)。
[0040]在LDM0S器件的导通模式中，如在操作模式200B中所示，源极132连接至最低的电压(例如，诸如接地电位的零电压)并且漏极152连接至高压(例如，5V)，而栅极134连接至LDM0S器件的阈值电压以上的适当的栅极电压(例如，1.8V)。图2A和图2B的LDM0S器件的虚设区140没有虚设栅极，因此，未预期虚设区140干扰LDM0S器件的高压操作。
[0041]图3A和图3B示出根据一个或多个实施例的图1C的LDM0S器件的高压操作模式300A和300B的示例。在LDM0S器件的关断模式中，如在操作模式300A中所示，源极132和栅极134连接到最低的电压(例如，诸如接地电位的零电压)，而漏极152连接至高压(例如，5V)。如图1C中所示，虚设区1