。
[0064]这里，假设在衬底I为与漂移区域4不同的导电型(p型)的半导体衬底的情况下，在半导体装置的导通状态下，在电流从源极区域3经由形成沟道的阱区域2而向漂移区域4流动时，耗尽层从衬底I向漂移区域4扩展。由此，电流的路径缩窄，电流降低。并且，在衬底I为与漂移区域4不同的导电型(P型)的半导体衬底的情况下，必须考虑衬底I和漂移区域4之间的耐压而进行设计。与此相对，衬底I为与漂移区域4相同的导电型(η型)的半导体衬底，从而能够使电流的路径扩展至衬底I。其结果，能够使电流增加，能够期待损失的降低。并且，关于衬底I和漂移区域4之间的耐压，在设计方面变得简易，能够提供高耐压的半导体装置。
[0065](第2变形例)
[0066]图8中示出从图1变形的构造的半导体装置。图8所示的半导体装置，在源极区域3和漏极区域5延伸设置至衬底I内这一点上与图1所示的半导体装置的构造不同。图8所示的半导体装置的制造方法与本发明的第I实施方式的不同点在于，在形成源极区域3和漏极区域5的离子注入时，将杂质注入至比漂移区域4的第I主面深的位置，其他步骤实质上相同。
[0067]根据图8所示的半导体装置，源极区域3延伸设置至衬底I内，从而与漂移区域4的第2主面垂直的源极区域3的侧面面积变大。因此，能够使半导体装置处于导通状态时的电流增加，能够降低损失。
[0068]并且，漏极区域5延伸设置至衬底I内，从而与漂移区域4的第2主面垂直的漏极区域5的侧面面积变大。因此，能够使半导体装置处于导通状态时的电流增加，能够降低损失。
[0069]并且，在图8所示的半导体装置中，源极区域3及漏极区域5均延伸设置至衬底I内，因此能够最大限度地灵活运用源极区域3及漏极区域5的侧面面积，能够使较大的电流流动。此外，在图8所示的半导体装置中，示出了源极区域3及漏极区域5均延伸设置至衬底I内的情况，但即使在源极区域3及漏极区域5中的一者延伸设置至衬底I内的情况下，与图1所示的构造相比，也能够使更大的电流流动。
[0070](第3变形例)
[0071]图9中示出从图8变形的构造的半导体装置。图9所示的半导体装置与图8所示的半导体装置的不同点在于，进一步向下深挖栅极槽8，栅极槽8的一部分进入衬底I。图9所示的半导体装置的动作方法实质上与图8所示的半导体装置的动作方法相同。图9所示的半导体装置的制造方法与图8所示的半导体装置的制造方法的不同点在于，在栅极槽8的形成工序中，使栅极槽8形成为比漂移区域4的第I主面深，其他步骤实质上相同。
[0072]根据图9所示的半导体装置，栅极槽8的一部分延伸设置至衬底I内，从而栅极槽8的底面、和由底面及侧面形成的角部位于衬底I的内部。在衬底I为绝缘性衬底、或者在η型的半导体衬底中杂质浓度比漂移区域4的杂质浓度低的情况下，与图1或者图8所示的构造相比，能够使栅极槽8的底面及角部的电场集中缓和，能够提高耐压。另外，在图1或图8所示的构造中，在栅极槽8的底面中，具有一部分隔着栅极绝缘膜6而与衬底I接触的区域。在该区域中产生的电容成为栅极和漏极之间的电容，在半导体装置进行动作时产生损失。然而，在图9的构造中，在衬底I为绝缘性衬底的情况下，几乎不具有前述的与衬底I接触的区域的电容，因此能够降低半导体装置进行动作时的损失。
[0073](第4变形例)
[0074]图10中示出从图9变形的构造的半导体装置。图10所示的半导体装置在栅极槽8的底部进入阱区域2这一点上与图9所示的半导体装置不同。图10所示的半导体装置的动作方法实质上与图9所示的半导体装置的动作方法相同。另外，图10所示的半导体装置的制造方法与图9所示的半导体装置的制造方法的不同点在于，在栅极槽8的形成工序中，使栅极槽8的深度形成为比源极区域3深，其他步骤实质上相同。
[0075]根据图10所示的半导体装置，在栅极槽8在漂移区域4的第2主面的垂直方向上比源极区域3深、且栅极槽8的底面位于阱区域2的情况下，在隔着栅极绝缘膜6而与栅极槽8的底面的阱区域2接触的区域中所产生的栅极源极间电容根据栅极电极7的电压而变化。例如在阱区域2为P型半导体的情况下，在栅极电压为负的情况下，耗尽层向阱区域2扩展，在栅极槽8的底面产生的栅极源极间电容小。另一方面，在栅极电压为正、且大于或等于半导体装置的阈值电压的情况下，阱区域2反转，在栅极槽8的底面产生的栅极源极间电容最大、且达到栅极绝缘膜6的电容。如图1、图8或者图9中示出的构造所示，在栅极槽8的底部处于源极区域3的情况下，由栅极电极7、栅极绝缘膜6以及源极区域3构成的区域的电容不依赖于栅极的电压，始终达到栅极绝缘膜6的电容。与此相对，在图10所示的构造中，在栅极槽8的底部中能够降低栅极源极间电容，因此能够提供低损失的半导体装置。
[0076](第5变形例)
[0077]图11中示出从图10变形的构造的半导体装置。图11所示的半导体装置，在栅极槽8的底部形成为比阱区域2深这一点上与图10所示的半导体装置不同。图11所示的半导体装置的制造方法与图10所示的半导体装置的制造方法的不同点在于，在栅极槽8的形成工序中，使栅极槽8的深度形成为比阱区域2深。
[0078]这里，在栅极槽8的底面形成于漂移区域4特别是由SiC材料形成半导体装置、且栅极绝缘膜6为热氧化硅膜的情况下，热氧化硅膜的厚度根据SiC的结晶面而不同。例如，在漂移区域4的表面为(0001)面的情况下，在栅极槽8中的与漂移区域4的第2主面平行的底面处形成的氧化膜，比在栅极槽8中的与漂移区域4的第2主面垂直的侧面处形成的氧化膜薄。因此，在栅极槽8的底面中，栅极电极7和源极电极15的栅极源极间耐压变弱。另外，在栅极槽8的底面处产生的栅极源极间电容在总栅极源极间电容中占据较大的比例，从而引起如下问题，即，栅极槽8的底面的栅极源极间电容也增加，半导体元件进行动作时的损失增加。
[0079]与此相对，根据图11的构造，将栅极槽8的底面设置为比阱区域2深，从而栅极槽8的底面与衬底I接触，未与源极区域3电连接。因此，在栅极槽8的底面中，几乎未产生栅极电极7和源极电极15的栅极源极间电容。因而，通过在栅极槽8的底面处产生的栅极源极间电容的降低而能够使栅极源极间的总电容大幅地降低，能够提供低损失且高可靠性的半导体装置。并且，另外，在衬底I为绝缘性衬底的情况下，还能够降低在栅极槽8的底面处形成的栅极漏极间电容，能够提供低损失的半导体装置。
[0080](第2实施方式)
[0081]图12是表示本发明的第2实施方式所涉及的半导体装置的结构的斜视图。在图12中，为了容易理解而将电极配线的图示省略。电极配线的构造与图7相同。
[0082]在本发明的第2实施方式所涉及的半导体装置中，如图12所示，在源极区域3形成有源极槽17，在漏极区域5形成有漏极槽20，在这些方面与本发明的第I实施方式不同。
[0083]在源极槽17的底部，与阱区域2相比为高杂质浓度的P+型的阱接触区域19形成为与阱区域2接触。在源极槽17埋设有导电层24。导电层24与源极电极15为同电位，对源极区域3以及阱接触区域19进行欧姆连接。另一方面，在漏极槽20埋设有导电层25。导电层25与漏极电极16为同电位，与漏极区域5进行欧姆连接。作为导电层24、25的材料，例如能够使用镍(Ni)、钛(Ti)或者钼(Mo)等的导电材料。
[0084]这里，如图12所示，在将源极槽17的宽度设为a、将漏极槽20的宽度设为b、将栅极槽8的宽度设为c时，具有a>b>c的关系。即，源极槽17的宽度a比漏极槽20的宽度b大，漏极槽20的宽度b比栅极槽8的宽度c大。
[0085]图13中示出在图12的A-A剖切面处观察时的源极槽17的局部的剖面图。如图13所示，栅极电极7与导电层18进行欧姆连接，获得与导电层18相同的电位。另外，利用层间绝缘膜10而使栅极电极7和导电层24绝缘。
[0086]本发明的第2实施方式所涉及的半导体装置的其他结构实质上与本发明的第I实施方式相同。另外，本发明的第2实施方式所涉及的半导体装置的动作方法实质上与本发明的第I实施方式相同。
[0087]根据本发明的第2实施方式，阱区域2的端部延伸设置至衬底I内，从而能够使在阱区域2的端部处引起的电场集中大幅地降低，能够抑制耐压的降低。并且，阱区域2的端部在衬底I中延伸设置，衬底I的杂质浓度比漂移区域4的杂质浓度低，从而在与漂移区域4的第2主面平行的方向上，在漂移区域4与衬底I长度相同的情况下，衬底I和阱区域2之间的击穿电压比漂移区域4和阱区域2之间的击穿电压大。因此，与专利文献I所记载的构造相比，能够进一步提尚耐压。
[0088]并且，将衬底I设为半绝缘性衬底或者绝缘性衬底，从而使得阱区域2的端部形成于绝缘区域。因此，能够使阱区域2的端部的耐压大幅地增加，能够提供高耐压的半导体装置。
[0089]并且，作为衬底I的材料而使用碳化硅，碳化硅的绝缘性高且导热率高，因此通过隔着导电材料将衬底I的背面粘贴于冷却机构上，能够使因半导体装置导通时的电流而产生的热高效地散发，能够高效地对半导体装置进行冷却。另外，碳化硅为带隙宽的半导体且本征载流子浓度低，因此容易实现高绝缘性，能够提供高耐压的半导体装置。
[0090]并且，在源极区域3具有源极槽17，从而对于源极区域3和阱区域2的形成而言，与第I实施方式相比，能够使杂质注入的深度更浅。由此，无需较高的注入能量，因此能够提供低成本的半导体装置。另外，将导电层24埋设于源极槽17，导电层24和源极区域3在电气方面为相同的电位。这里，在不具有源极槽17的构造的情况下，在源极区域3的与衬底I垂直的方向上具有电阻分量。该电阻分量在半导体装置进行动作时以使电流降低的方式起作用，结果使得电流降低。与此相对，将导电层24埋设于源极槽17，从而使得源极区域3的垂直方向上的电阻分量成为将源极区域3的电阻分量和导电层24的电阻分量并联所得的电阻分量。另外，导电层24的电阻通常比半导体的电阻小，由此使得并联后的电阻分量变得更低。因此，能够提供低损失的半导体装置。
[0091]并且，源极槽17的宽度a比栅极槽8的宽度c大，从而能够同时形成源极槽17及栅极槽8，并且还能够不使用掩模而形成源极区域3及阱区域2，因此制造变得容易。作为具体的制造方法，使用掩模图案同时形成栅极槽8及源极槽17。例如将栅极槽8的宽度a设为Ιμπι，将源极槽17的宽度c设为2μπι。在形成栅极槽8及源