的干扰信号的电压，虚线为本发明实施例中的输入缓冲电路的输出端电压，在干扰信号为1.5V时,输出端VOUT的输出由低电平变为高电平，即被触发，而在小于1.5V时输出端VOUT的输出一直为低电平，即未被触发，本发明实施例中的输入缓冲电路相比于现有技术中的输入缓冲电路，提高触发阈值0.5V左右。
[0035]当图2所示的输入缓冲电路需要输出与输入极性相反的缓冲信号时，如图5所示，在所述输出级13的输出端VOUT可以连接一个信号反相器,所述信号反相器包括:第^PMOS Pll和第十二NMOS N12 ;其中，第^^一PMOS Pll的源极连接供电电压VDD，第^^一PMOSPll的栅极与第十PMOS PlO的漏极和第十二 NMOS N12的栅极连接，第i^一 PMOS Pll的漏极连接第十二 NMOS N12的漏极并作为最终输出端，第十二 NMOS N12的源极连接第一参考地 gnd。
[0036]图6为实际应用中，外部插头60插入具有输入缓冲电路61的接口的示意图，所述输入缓冲电路61即为本发明实施例图1或图2所示的输入缓冲电路，当外部插头60插入接口后，相当于开关62闭合，将会有±1.414V左右的干扰信号输入到输入缓冲电路61，由于所述输入缓冲电路61的触发电压已经提高，因此，所述输入缓冲电路61不会被触发，不会误产生缓冲信号。
[0037]基于上述输入缓冲电路，本发明实施例还提供一种输入缓冲方法，如图7所示，该方法包括以下几个步骤:
[0038]步骤701:通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；
[0039]具体的，在输入级与第一参考地之间串联一个电位抬升装置，所述电位抬升装置一般是具有恒定电压降的晶体管，如NM0S、二极管等，可以将第一参考地的电位提高所述电压降成为第二参考地的电位，这样也会将输入级的触发电压提高所述电压降。
[0040]步骤702:在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
[0041]基于上述输入缓冲电路，本发明实施例还提供一种集成电路，该集成电路包括所述输入缓冲电路，其中，所述输入缓冲电路如图1所示，包括:电位抬升装置11、输入级12、输出级13 ;其中，
[0042]电位抬升装置11将输入级12的第一参考地的电位提高为第二参考地的电位，并提高输入级12的触发电压，输入级12接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级13 ；
[0043]输出级13接收输入级12输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
[0044]所述电位抬升装置11 一般是具有恒定电压降的晶体管，如NM0S、二极管等，串联在输入级12与第一参考地之间，可以将第一参考地的电位提高所述电压降成为第二参考地的电位。
[0045]本发明实施例的技术方案，输入缓冲电路通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压，在输出级再将第二参考地的电位变换回第一参考地的电位输出缓冲信号，能够避免输入缓冲电路因干扰信号而被误触发，提高使用输入缓冲电路进行外部设备接入检测的准确性。
[0046]以上所述，仅为本发明的较佳实施例而已，并非用于限定本发明的保护范围。
【主权项】
1.一种输入缓冲电路，其特征在于，该电路包括:电位抬升装置、输入级、输出级；其中， 电位抬升装置，配置为将输入级的第一参考地的电位提高为第二参考地的电位，并提闻输入级的触发电压； 输入级，配置为接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级； 输出级，配置为接收输入级输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
2.根据权利要求1所述的输入缓冲电路，其特征在于，所述电位抬升装置为具有恒定电压降的晶体管。
3.根据权利要求2所述的输入缓冲电路，其特征在于，所述晶体管包括N型金属氧化物半导体(NMOS)或二极管。
4.根据权利要求1所述的输入缓冲电路，其特征在于，所述电位抬升装置为第一NM0S，所述第一 NMOS的源极连接第一参考地，栅极和漏极互相连接，作为第二参考地与输入级的接地端连接。
5.根据权利要求4所述的输入缓冲电路，其特征在于，所述输入级包括:第一P型金属氧化物半导体(PMOS)至第八PMOS、第二 NMOS至第九NM0S、第一电阻和第二电阻；其中，第一电阻一端连接供电电压，另一端连接第一 PMOS的源极；第一 PMOS的栅极、第二 PMOS的栅极、第二NMOS的栅极、第四NMOS的栅极连接在一起，用于作为接收端接收触发信号，所述第一 PMOS的漏极与第二 PMOS的源极、第三PMOS的源极连接，第二 PMOS的漏极与第三PMOS的漏极、第二 NMOS的漏极、第三NMOS的漏极、第四PMOS的栅极、第五PMOS的栅极、第五NMOS的栅极、第七NMOS的栅极连接，第二 NMOS的源极与第四NMOS的漏极、第三NOMS的源极连接，第四NMOS的源极连接第二参考地，第三PMOS的栅极与第三NMOS的栅极、第五PMOS的漏极、第五NMOS的漏极、第六PMOS的漏极、第六NOMS的漏极、第七PMOS的栅极、第八PMOS的栅极、第八NMOS的栅极、第九NMOS的栅极、以及输出级连接，第二电阻一端连接供电电压，另一端连接第四PMOS的源极；第四PMOS的漏极与第五PMOS的源极、第六PMOS的源极连接，第五NMOS的源极与第七NMOS的漏极、第六NMOS的源极连接，第七NMOS的源极连接第二参考地，第六PMOS的栅极与第六NMOS的栅极、第八PMOS的漏极、第八NMOS的漏极、以及输出级连接，第七PMOS的源极连接供电电压，第七PMOS的漏极连接第八PMOS的源极，第八NMOS的源极连接第九NMOS的漏极，第九NMOS的源极连接第二参考地。
6.根据权利要求5所述的输入缓冲电路，其特征在于，所述输出级包括:第九PMOS至第i^一 PM0S、第十NMOS至第十二 NM0S，其中，第九PMOS的栅极与输入级的第七PMOS的栅极、第八PMOS的栅极、第八NMOS的栅极、第九NMOS的栅极连接，第九PMOS的源极连接供电电压，第九PMOS的漏极连接第十NMOS的漏极和第i^一 NMOS的栅极，第十PMOS的栅极与输入级的第八PMOS的漏极、第八NMOS的漏极连接，第十PMOS的源极连接供电电压，第十PMOS的漏极与第十NMOS的栅极、第^ NMOS的漏极连接并作为输出端,第十NMOS的源极连接第一参考地，第i^一 NMOS的源极连接第一参考地。
7.一种输入缓冲方法，其特征在于，该方法包括: 通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压；在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
8.根据权利要求7所述的输入缓冲方法，其特征在于，所述通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位为:在输入级与第一参考地之间串联电位抬升装置，所述电位抬升装置为具有恒定电压降的晶体管。
9.一种集成电路，包括输入缓冲电路，其特征在于，所述输入缓冲电路包括:电位抬升装置、输入级、输出级；其中， 电位抬升装置，配置为将输入级的第一参考地的电位提高为第二参考地的电位，并提闻输入级的触发电压； 输入级，配置为接收达到所述触发电压的触发信号后触发，并输出第一缓冲信号给输出级； 输出级，配置为接收输入级输出的第一缓冲信号，对第一缓冲信号的第二参考地的电位进行变换，变换回第一参考地的电位，输出第二缓冲信号。
10.根据权利要求9所述的集成电路，其特征在于，所述电位抬升装置为具有恒定电压降的晶体管。
11.根据权利要求10所述的集成电路，其特征在于，所述晶体管包括NMOS或二极管。
【专利摘要】本发明公开了一种输入缓冲电路和方法、以及集成电路，该输入缓冲电路通过电位抬升装置将输入级的第一参考地的电位提高为第二参考地的电位，并提高输入级的触发电压，在输入级被触发并输出第一缓冲信号后，输出级将第一缓冲信号的第二参考地的电位变换回第一参考地的电位，输出第二缓冲信号。
【IPC分类】H03K19-0175
【公开号】CN104852723
【申请号】CN201410062074
【发明人】李艳芳, 黄雷, 黎兆宏
【申请人】快捷半导体(苏州)有限公司
【公开日】2015年8月19日
【申请日】2014年2月14日
【公告号】US20150236699