级移位寄存器单元，每一移位寄存器单元的复位端与相邻下一级移位寄存器单元的栅极驱动信号输出端连接。
[0039]本实用新型实施例所述的显示装置包括上述的栅极驱动电路。
[0040]与现有技术相比，本实用新型所述的移位寄存器单元、栅极驱动电路和显示装置，采用下拉控制节点控制单元，以防止在每一显示周期的下拉保持阶段由于下拉控制节点的电位不能保持为低电平而使得下拉节点漏电而导致的栅极驱动信号和上拉节点存在噪声的问题。
【附图说明】
[0041 ]图1是现有的移位寄存器单元的时序图；
[0042]图2是本实用新型实施例所述的移位寄存器单元的结构图；
[0043]图3是本实用新型所述移位寄存器单元的一实施例的电路图；
[0044]图4是本实用新型所述移位寄存器单元的另一实施例的电路图；
[0045]图5是本实用新型所述移位寄存器单元的又一实施例的电路图；
[0046]图6是本实用新型所述移位寄存器单元的再一实施例的电路图；
[0047]图7是本实用新型所述移位寄存器单元的另一实施例的电路图；
[0048]图8是本实用新型所述移位寄存器单元的又一实施例的电路图；
[0049]图9是本实用新型所述移位寄存器单元的再一实施例的电路图；
[0050]图10是本实用新型所述的移位寄存器单元的一具体实施例的电路图；
[0051]图11是本实用新型如图10所示的移位寄存器单元的具体实施例的时序图。
【具体实施方式】
[0052]下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。
[0053]如图2所示，本实用新型实施例所述的移位寄存器单元包括:
[0054]栅极驱动信号输出端OUTPUT;
[0055]上拉控制单元11，分别与所述栅极驱动信号输出端OUTPUT和上拉节点PU连接，用于在每一显示周期的输入阶段和输出阶段控制上拉所述上拉节点HJ的电位，在每一显示周期的输出阶段控制所述栅极驱动信号输出端OUTPUT输出高电平；
[0056]下拉单元12，分别与下拉节点PD和所述栅极驱动信号输出端OUTPUT连接，用于在每一显示周期的下拉保持阶段在所述下拉节点ro的控制下控制所述栅极驱动信号输出端output输出低电平；
[0057]下拉节点控制单元13，分别与第一时钟信号输入端(第一时钟信号输入端即输入第一时钟信号CLKB的端子)、上拉节点HJ、下拉节点ro、下拉控制节点PD_CN和低电平输入端(所述低电平输入端即输入低电平VSS的端子)连接，用于在每一显示周期的输入阶段和输出阶段在所述上拉节点PU的控制下控制所述下拉节点F1D与所述低电平输入端连接，在每一显示周期的下拉保持阶段在所述下拉控制节点PD_CN的控制下控制所述下拉节点H)与所述第一时钟信号输入端连接;以及，
[0058]下拉控制节点控制单元14，分别与所述第一时钟信号输入端、第二时钟信号输入端(第二时钟信号输入端即输入第二时钟信号CLK的端子)和所述低电平输入端连接，用于在每一显示周期的下拉保持阶段当第一时钟信号CLKB为高电平时控制所述下拉控制节点与所述第一时钟信号输入端连接，在每一显示周期的下拉保持阶段当第二时钟信号CLK为高电平时控制所述下拉控制节点PD_CN与所述低电平输入端连接；
[0059]在每一显示周期的下拉保持阶段，所述第一时钟信号CLKB和所述第二时钟信号CLK反相。
[0060]本实用新型实施例所述的移位寄存器单元采用下拉控制节点控制单元14，以防止在每一显示周期的下拉保持阶段由于下拉控制节点PD_CN的电位不能保持为低电平而使得下拉节点H)漏电而导致的栅极驱动信号和上拉节点存在噪声的问题。
[0061]根据一种【具体实施方式】，如图3所示，所述下拉控制节点控制单元14包括:
[0062]第一下拉控制节点控制模块141，分别与所述下拉控制节点PD_CN、所述第二时钟信号输入端和所述低电平输入端连接，用于在每一显示周期的下拉保持阶段当第二时钟信号CLK为高电平时控制所述下拉控制节点PD_CN与所述低电平输入端连接;以及，
[0063]第二下拉控制节点控制模块142，分别与所述第一时钟信号输入端和所述下拉控制节点ro_CN连接，用于在每一显示周期的下拉保持阶段当第一时钟信号CLKB为高电平时控制所述下拉控制节点PD_CN与所述第一时钟信号输入端连接；
[0064]由所述第一时钟信号输入端输入第一时钟信号CLKB，由所述第二时钟信号输入端输入第二时钟信号CLK。
[0065]本实用新型如图3所示的移位寄存器单元的实施例将下拉控制节点控制单元14分为第一下拉控制节点控制模块141和第二下拉控制节点控制模块142，通过第一下拉控制节点控制模块141在每一显示周期的下拉保持阶段当第二时钟信号CLK为高电平时控制所述下拉控制节点PD_CN与所述低电平输入端连接，以防止在所述下拉保持阶段当CLKB为低电平时PD_CN的电位为高电平而导致H)的电位被下拉而导致的输出噪声。
[0066]具体的，如图4所示，所述第一下拉控制节点控制模块包括:第一下拉控制节点控制晶体管M141，栅极与所述第二时钟信号输入端连接，第一极与所述下拉控制节点PD_CN连接，第二极与所述低电平输入端连接。
[0067]具体的，如图5所示，所述第二下拉控制节点控制模块包括:第二下拉控制节点控制晶体管M142，栅极和第一极都与所述第一时钟信号输入端连接，第二极与所述下拉控制节点H)_CN连接。
[0068]根据一种【具体实施方式】，如图6所示，所述下拉控制节点控制单元14还包括:第三下拉控制节点控制模块143，分别与所述下拉控制节点ro_CN、所述上拉节点PU和所述低电平输入端连接，用于在每一显示周期的输入阶段和输出阶段在所述上拉节点PU的控制下控制所述下拉控制节点PD_CN与所述低电平输入端连接。
[0069]本实用新型如图6所示的移位寄存器单元的实施例通过下拉控制节点控制单元14进一步包括第三下拉控制节点控制模块143，以控制在每一显示周期的输入阶段和输出阶段(PU的电位为高电平)控制所述下拉控制节点PD_CN接入低电平，以确保不会发生PD_CN的电位为高电平而导致下拉节点H)的电位被下拉的情况发生。
[0070]具体的，如图7所示，所述第三下拉控制节点控制模块包括:第三下拉控制节点控制晶体管M143，栅极与所述上拉节点PU连接，第一极与所述下拉控制节点H)_CN连接，第二极与所述低电平输入端连接。
[0071]具体的，所述下拉节点控制单元可以包括:
[0072]第一下拉节点控制晶体管，栅极与所述上拉节点连接，第一极与所述下拉节点PD连接，第二极与所述低电平输入端连接;以及，
[0073]第二下拉节点控制晶体管，栅极与所述下拉控制节点连接，第一极与所述第一时钟信号输入端连接，第二极与所述下拉节点连接；
[0074]所述下拉单元可以包括:下拉晶体管，栅极与所述下拉节点连接，第一极与所述栅极驱动信号输出端连接，第二极与所述低电平输入端连接；
[0075]以上下拉节点控制单元和下拉单元的具体电路结构会在后