7设置在电极796上。
[0215] 像这样，可以提供高显示质量的显示装置。
[0216] 〈存储器1> 下面，参照图22A和22B说明包括上述晶体管的半导体存储装置的存储单元的电路结 构及其工作。
[0217] 注意，半导体存储装置包括存储单元，有时还包括配置于与设置有存储单元的衬 底不同的衬底上的驱动电路和电源电路等。
[0218] 图22A是示出存储单元500的例子的电路图。
[0219] 图22A所示的存储单元500包括晶体管511、晶体管512、晶体管513以及电容器 514。虽然图22A中未示出，但是实际上多个存储单元500设置为矩阵状。
[0220] 晶体管511的栅极与写入字线WWL连接。晶体管511的源极和漏极中的一个与位 线BL连接。晶体管511的源极和漏极中的另一个与浮动节点FN连接。
[0221] 晶体管512的栅极与浮动节点FN连接。晶体管512的源极和漏极中的一个与晶 体管513的源极和漏极中的一个连接。晶体管512的源极和漏极中的另一个与电源线SL 连接。
[0222] 晶体管513的栅极与读出字线RWL连接。晶体管513的源极和漏极中的另一个与 位线BL连接。
[0223] 电容器514的一个电极与浮动节点FN连接。电容器514的另一个电极被供应固 定电位。
[0224] 字信号供应给写入字线WWL。
[0225] 字信号是使晶体管511成为导通状态以将位线BL的电压供应给浮动节点FN的信 号。
[0226] 注意，"对存储单元写入数据"是指控制供应给写入字线WWL的字信号，以便浮动节 点FN的电位成为对应于位线BL的电压的电位。此外，"从存储单元读出数据"是指控制供 应给读出字线RWL的读出信号，以便位线BL的电压成为对应于浮动节点FN的电位的电压。
[0227] 多值数据供应给位线BL。此外，用来读出数据的放电电压Vdlseh"ge供应给位线BL。
[0228] 多值数据是k位（k-bit) (k是2或更大的整数）的数据。具体而言，2位的数据是 四值数据，即，具有四个阶段的电压中的任一个的信号。
[0229] 放电电压VdlsAal^是对位线BL供应而读出数据的电压。在供应放电电压V dl%hal^ 之后，位线BL成为电浮动状态。放电电压Vdlseh"ge是对位线BL供应而使位线BL初始化的 电压。
[0230] 读出信号供应给读出字线RWL。
[0231] 读出信号是对晶体管513的栅极供应而选择性地从存储单元读出数据的信号。
[0232] 浮动节点FN相当于将电容器514的一个电极、晶体管511的源极和漏极中的另一 个电极以及晶体管512的栅极连接的布线上的任一个节点。
[0233] 浮动节点FN的电位基于对位线BL供应的多值数据。当晶体管511处于非导通状 态时，浮动节点FN处于电浮动状态。
[0234] 电源线SL被供应比供应给位线BL的放电电压Vdlseh"ge高的预充电电压V praeh"ge。
[0235] 另外，至少在从存储单元500读出数据的期间中，电源线SL的电压需为预充电电 压Vp_ha_。因此，在数据写入存储单元500的期间及/或不进行数据读出或写入的期间中， 电源线SL可以被供应放电电压Vdl%hal^，以便位线BL与电源线SL具有相同电位。通过该 结构，可以降低在位线BL与电源线SL之间流动的微小的贯通电流。
[0236] 作为其他结构，电源线SL也可以被供应与预充电电压Vpi^ha_相同的恒电压。通 过该结构，就不需要将电源线SL的电压在预充电电压Vp_hal^与放电电压V dischargeI ^ 换，因此，可以降低电源线SL的充电及放电时消费的功耗。
[0237] 预充电电压Vp_ha_供应给电源线SL，以便通过由晶体管512及晶体管513的充 电改变供应给位线BL的放电电压VdlsAa_。
[0238] 晶体管511用作通过切换其导通状态和非导通状态来控制数据的写入的开关。晶 体管511还具有通过保持非导通状态来保持根据写入数据的电位的功能。注意，在本说明 中晶体管511为η沟道型晶体管。
[0239] 作为晶体管511，优选使用在非导通状态下流动在源极与漏极之间的电流小（关 态电流小）的晶体管。
[0240] 在图22Α所示的存储单元500的结构中，通过保持非导通状态来保持根据写入数 据的电位。因此，尤其优选使用关态电流低的晶体管作为用来抑制与电荷移动同时引起的 浮动节点FN中的电位变动的开关。另外，在后面说明关态电流低的晶体管的关态电流的评 价方法。
[0241] 当关态电流低的晶体管用作晶体管511，并存储单元500保持非导通状态时，该存 储单元500可以为非易失性存储器。因此，数据一旦写入存储单元500,该数据则直到晶体 管511再次处于导通状态为止可以被保持在浮动节点FN中。
[0242] 在晶体管512中，漏电流Id根据浮动节点FN的电位在源极与漏极之间流动。注 意，在图22A所示的存储单元500中，在晶体管512的源极与漏极之间流动的漏电流Id是 在位线BL与电源线SL之间流动的电流。此外，晶体管512也称为第二晶体管。在本说明 中，晶体管512为η沟道型晶体管。
[0243] 在晶体管513中，漏电流Id根据读出字线RWL的电位在源极与漏极之间流动。注 意，在图22A所示的存储单元500中，在晶体管513的源极与漏极之间流动的漏电流Id是 在位线BL与电源线SL之间流动的电流。此外，晶体管513也称为第三晶体管。在本说明 中，晶体管513为η沟道型晶体管。
[0244] 晶体管512及晶体管513优选具有偏差小的阈值电压。在此，阈值电压的偏差小 的晶体管是指在同一过程中制造且所允许的阈值电压的差异为20mV或更小的晶体管；该 晶体管的具体例子是在沟道中使用单晶硅而形成的晶体管。当然，阈值电压的偏差越小越 好；但是，上述包括单晶硅的晶体管也有可能有20mV左右的阈值电压的差。
[0245] 接着，说明图22A所示的存储单元500的工作。
[0246] 图22B是示出供应给图22A所示的写入字线WWL、读出字线RWL、浮动节点FN、位线 BL以及电源线SL的信号的变化的时序图。
[0247] 在图22B的时序图中示出如下期间：初始状态的期间T1 ;以及将位线BL充电而进 行数据读出的期间T2。
[0248] 在图22B的期间T1中，位线BL的电荷被放电。此时，写入字线WWL被供应L电 平（low-level，低电平）的电位。读出字线RWL被供应L电平的电位。浮动节点FN保持 对应于多值数据的电位。位线BL被供应放电电压Vdls^_。电源线SL被供应预充电电压 Vprecharge 0
[0249] 另外，作为多值数据的例子，2位数据、即四值数据显示在图22B中。具体而言，四 值数据显示在图22B中，该数据能够以四个阶段的电位来表示。
[0250] 在被供应放电电压Vdlsge之后，位线BL成为电浮动状态。也就是说，位线BL成 为由电荷的充电或放电电位变动的状态。该浮动状态可以通过将对位线BL供应电位的开 关关闭来实现。
[0251] 接着，在图22B的期间T2中，位线BL的电荷被充电而读出数据。此时，与之前的 期间同样，写入字线WWL被供应L电平的电位。读出字线RWL被供应Η电平（high-level， 高电平）的电位。与之前的期间同样，在浮动节点FN中，保持对应于多值数据的电位。在 位线BL中，放电电压Vd_h_根据浮动节点FN的电位而上升。与之前的期间同样，电源线 SL被供应预充电电压 Vprecharge 0
[0252] 晶体管513根据读出字线RWL的电位的变化成为导通状态。因此，晶体管512的 源极和漏极中的一个的电位降低而成为放电电压VdlsAa_。
[0253] 晶体管512是η沟道型晶体管，当晶体管512的源极和漏极中的一个的电位降低 而成为放电电压Vd_h_时，栅极与源极之间的电压（栅极电压）的绝对值增大。随着该栅 极电压的增大，漏电流Id在晶体管512及513的源极与漏极之间流动。
[0254] 当漏电流Id在晶体管512及晶体管513中流动时，电源线SL的电荷被蓄积于位 线BL。晶体管512的源极的电位及位线BL的电位由该蓄积而上升。晶体管512的源极的 电位的上升导致晶体管512的栅极电压的逐渐降低。
[0255] 当晶体管512的栅极电压到达阈值电压时，在期间T2中流动的漏电流Id停止流 动。因此，位线BL的电位的上升进展，当晶体管512的栅极电压到达阈值电压时，充电结束， 位线BL的电位具有恒电位。此时的位线BL的电位大致对应于浮动节点FN的电位与阈值 电压之差。
[0256] 也就是说，浮动节点FN的电位可以反映由上述充电而变化的位线BL的电位。该 电位的不同用来判断多值数据。通过该方式，可以读出写入存储单元500的多值数据。
[0257] 由此，能够从存储单元读出多值数据，而无需根据多值数据的个数切换用来读出 数据的信号。
[0258] 〈存储器2> 参照图23A和23B说明与存储器1不同的半导体存储装置的电路结构及其工作。
[0259] 作为本发明的一个方式的半导体存储装置，存储装置600显示在图23A中。图23A 所示的存储装置600包括存储元件部602、第一驱动电路604以及第二驱动电路606。
[0260] 在存储元件部602中多个存储元件608被配置为矩阵状。在图23A所示的例子中， 在存储元件部602中存储元件608被配置为5行6列。
[0261] 第一驱动电路604及第二驱动电路606控制对存储元件608的信号供应，在读出 时取得来自存储元件608的信号。例如，第一驱动电路604用作字线驱动电路，第二驱动电 路606用作位线驱动电路。注意，本发明的一个方式不局限于此，第一驱动电路604及第二 驱动电路606也可以分别用作位线驱动电路及字线驱动电路。
[0262] 第一驱动电路604及第二驱动电路606通过布线与存储元件608电连接。
[0263] 存储元件608各包括易失性存储器及非易失性存储器。图23B示出存储元件608 的具体电路结构的具体例子。图23B所示的存储元件608包括第一存储电路610及第二存 储电路612。
[0264] 第一存储电路610包括第一晶体管614、第二晶体管616、第三晶体管618、第四晶 体管620、第五晶体管622以及第六晶体管624。
[0265] 首先，说明第一存储电路610的结构。第一晶体管614的源极和漏极中的一个电 连接于第一端子630,第一晶体管614的栅极电连接于第二端子632。第二晶体管616的源 极和漏极中的一个电连接于高电位电源线Vdd。第二晶体管616的源极和漏极中的另一个 电连接于第一晶体管614的源极和漏极中的另一个、第三晶体管618的源极和漏极中的一 个及第一数据保持部640。第三晶体管618的源极和漏极中的另一个电连接于低电位电源 线Vss。第二晶体管616的栅极和第三晶体管618的栅极电连接于第二数据保持部642。
[0266] 第四晶体管620的源极和漏极中的一个电连接于第三端子634。第四晶体管620 的栅极电连接于第四端子636。第五晶体管622的源极和漏极中的一个电连接于高电位电 源线Vdd。第五晶体管622的源极和漏极中的另一个电连接于第四晶体管620的源极和漏 极中的另一个、第六晶体管624的源极和漏极中的一个及第二数据保持部642。第六晶体管 624的源极和漏极中的另一个电连接于低电位电源线Vss。第五晶体管622的栅极和第六 晶体管624的栅极电连接于第一数据保持部640。
[0267] 第一晶体管614、第三晶体管618、第四晶体管620及第六晶体管624是η沟道型 晶体管。
[0268] 第二晶体管616及第五晶体管622是ρ沟道型晶体管。
[0269] 第一端子630电连接于位线。第二端子632电连接于第一字线。第三端子634电 连接于反转位线。第四端子636电连接于第一字线。
[0270] 具有如上所说明的结构的第一存储电路610是SRAM。就是说，第一存储电路610 是易失性存储器。在本发明的一个方式的存储装置600中，设置在第一存储电路610中的 第一数据保持部640及第二数据保持部642电连接于第二存储电路612。
[0271] 第二存储电路612包括第七晶体管626以及第八晶体管628。
[0272] 接着，说明第二存储电路612的结构。第七晶体管626的源极和漏极中的一个电 连接于第二数据保持部642。第七晶体管626的源极和漏极中的另一个电连接于第一电容 器648的一个电极。第一电容器648的另一个电极电连接于低电位电源线Vss。第八晶体 管628的源极和漏极中的一个电连接于第一数据保持部640。第八晶体管628的源极和漏 极中的另一个电连接于第二电容器650中的一个电极。第二电容器650的另一个电极电连 接于低电位电源线Vss。第七晶体管626的栅极及第八晶体管628的栅极电连接于第五端 子 638。
[0273] 第五端子638电连接于第二字线。注意，第一字线和第二字线中的一个的信号也 可以被另一个的工作控制，他们也可以彼此独立地被控制。
[0274] 第七晶体管626及第八晶体管628都是关态电流低的晶体管。在图23B所示的结 构中，第七晶体管626及第八晶体管628是η沟道型晶体管；但是，本发明的一个方式不局 限于此。
[0275] 第三数据保持部644形成在第七晶体管626与第一电容器648的一个电极之间。 第四数据保持部646形成在第八晶体管628与第二电容器650的一个电极之间。由于第七 晶体管626及第八晶体管628的关态电流小，所以可以长时间保持第三数据保持部644及 第四数据保持部646中的电荷。就是说，第二存储电路612是非易失性存储器。
[0276] 如上所述，第一存储电路610是易失性存储器，第二存储电路612是非易失性存储 器。第一存储电路610的数据保持部的第一数据保持部640及第二数据保持部642通过关 态电流低的晶体管电连接于第二存储电路612的数据保持部的第三数据保持部644及第四 数据保持部646。因此，通过控制关态电流低的晶体管的栅极电位，第一存储电路610的数 据还可保存在第二存储电路612的数据保持部中。另外，通过使用关态电流的晶体管，即使 对存储元件608没有供应电力，也可以在第三数据保持部644及第四数据保持部646中长 期间保持所存储的数据。
[0277] 通过上述方式，在图23B所示的存储元件608中，易失性存储器的数据可以保存在 非易失性存储器中。
[0278] 第一存储电路610是SRAM，所以被要求高速工作。另一方面，第二存储电路612在 停止电力的供应之后被需要长期间保持数据。通过使用能够进行高速工作的晶体管形成第 一存储电路610并且使用关态电流低的晶体管形成第二存储电路612,可以满足上述需要。 例如，第一存储电路610也可以使用包括硅的晶体管形成，第二存储电路612也可以使用包 括氧化物半导体膜的晶体管形成。
[0279] 在本发明的一个方式的存储装置600中，当使第一晶体管614及第四晶体管620 导通以便数据写入到易失性存储器的第一存储电路610的数据保持部时，在第二存储电路 612所包括的第七晶体管626及第八晶体管628处于导通状态的情况下，需要在第二存储电 路612所包括的第一电容器648及第二电容器650中储存电荷，以便第一存储电路610中 的数据保持部（第一数据保持部640及第二数据保持部642)各保持所定的电位。由此，当 数据写入到第一存储电路610的数据保持部时处于导通状态的第七晶体管626和第八晶体 管628阻碍存储元件608的高速工作。在第二存储电路612使用包括硅的晶体管形成的情 况下，难以充分降低关态电流，不容易长期间在第二存储电路612中保持所存储的数据。
[0280] 于是，在本发明的一个方式的半导体存储装置中，当数据写入到第一存储电路610 的数据保持部（易失性存储器）时，位于第一存储电路610的数据保持部与第二存储电路 612的数据保持部之间的晶体管（即，第七晶体管626及第八晶体管628)关闭。通过上述 方式，可以实现存储元件608的高速工作。此外，当对/从第一存储电路610的数据保持部 不进行写入及读出（即，第一晶体管614及第四晶体管620关闭）时，位于第一存储电路 610的数据保持部与第二存储电路612的数据保持部之间的晶体管导通。
[0281] 以下说明对存储元件608的易失性存储器写入数据的具体工作。首先，使处于导 通状态的第七晶体管626及第八晶体管628关闭。接着，使第一晶体管614及第四晶体管 620导通，来对第一存储电路610中的数据保持部（第一数据保持部640及第二数据保持 部642)供应所定的电位，然后使第一晶体管614及第四晶体管620关闭。之后，使第七晶 体管626及第八晶体管628导通。通过上述方式，对应于保持在第一存储电路610的数据 保持部中的数据的数据被保持在第二存储电路612的数据保持部中。
[0282] 当