集成电路的可靠性分析测试结构及其测试方法
【专利摘要】本发明揭示了一种集成电路的可靠性分析测试结构，该测试结构包括：衬底，包含有源区和隔离区，具有一栅极、通孔和一互连线的n级待测结构，测试电压端以及电介质，所述通孔位于所述隔离区上。本发明还揭示了该测试结构的测试方法，包括：根据所述的测试结构实际形成待测试结构；对所述待测结构施加电压使所述待测结构失效，所述测试电压端接入测试电压，所述有源区和每一级的所述节点均接地，直到所述待测结构失效；测试所述待测结构的失效位置，所述测试电压端接入工作电压，分别使所述有源区和每一级的所述节点接地。本发明的测试结构能准确评估有源区上的通孔与相邻栅极之间电介质的可靠性。
【专利说明】集成电路的可靠性分析测试结构及其测试方法
【技术领域】
[0001]本发明涉及半导体制造业中的可靠性(Reliability)领域，特别是涉及一种集成电路的可靠性分析测试结构及其测试方法。
【背景技术】
[0002]超大规模集成电路(Very Large Scale Integration,简称VLSI)中的通孔有两种，一种位于栅极之上，一种位于有源区之上。随着特征尺寸(CriticalDimension)缩小，使得有源区上的通孔与相邻栅极之间的距离越来越短，当通电后，源区上的通孔与相邻栅极之间的电介质击穿。如图1所示，在图中条形的为通孔，方形的为栅极，图中环形区域内的电介质颜色相对于环形区域外的电介质颜色偏重，说明通孔与栅极之间的电介质已被击穿。
[0003]在现有技术中，没有相应的测量源区上的通孔与相邻栅极之间的电介质是否击穿的测试结构，因此，如何提供一种集成电路的可靠性分析测试结构及其测试方法，能准确评估有源区上的通孔与相邻栅极之间电介质的可靠性，已成为本领域技术人员需要解决的问题。
【发明内容】
[0004]本发明的目的在于，提供一种集成电路的可靠性分析测试结构及其测试方法，能准确评估有源区上的通孔与相邻栅极之间电介质的可靠性。
[0005]为解决上述技术问题，本发明提供一种集成电路的可靠性分析测试结构，包括:
[0006]衬底，包含有源区和隔离区；
[0007]η级待测结构，位于所述衬底上，每一级的所述待测结构包括一栅极、m个通孔和一互连线，所述栅极横跨所述隔离区上，所述通孔位于所述隔离区上，并依次排列于所述栅极旁，在每一级所述待测结构中每一所述通孔与所述栅极具有一相同的待测距离，所述互连线位于所述通孔上，并使m个所述通孔电相连,所述互连线的一端连接一节点，η和m均为正整数；
[0008]测试电压端，每一级的所述栅极共同连接所述测试电压端；
[0009]电介质，所述衬底、所述栅极、所述通孔和所述互连线通过所述电介质绝缘间隔；其中
[0010]至少有一所述栅极横跨所述有源区上，每一级的所述栅极、所述通孔和所述互连线大小形状相等。
[0011]进一步的，n ^ 2，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势。
[0012]进一步的，每一级的所述节点与前一级的所述节点之间通过一整流元件相连,使得电流可以单向从每一级的所述节点向前一级的所述节点导通。
[0013]进一步的，所述整流元件为二极管。[0014]进一步的，所述栅极和所述测试电压端之间具有一保护元件。
[0015]进一步的，每一级的所述栅极分别串联一保护元件之后接所述测试电压端，或每一级的所述栅极先并联后再通过一保护元件之后接所述测试电压端。
[0016]进一步的，5≤m≤10。
[0017]进一步的，所述隔离区为浅槽隔离。
[0018]进一步的，本发明还提供一种集成电路中可靠性分析的测试方法，包括:
[0019]根据如权利要求1所述的测试结构实际形成待测试结构；
[0020]对所述待测结构施加电压使所述待测结构失效，所述测试电压端接入测试电压，所述有源区和每一级的所述节点均接地，直到所述待测结构失效；
[0021]测试所述待测结构的失效位置，所述测试电压端接入工作电压，分别使所述有源区和每一级的所述节点接地。
[0022]进一步的，n ≥ 2，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势。
[0023]进一步的，在所述测试所述待测结构的失效位置的步骤中，如果第k级的所述通孔与所述栅极之间的所述电介质有效，第k+Ι级的所述通孔与所述栅极之间没有的所述电介质失效，则第k+Ι级的所述待测距离为最短有效距离，其中，1≤ k ≤η。
[0024]进一步的，通过测试第k级的所述节点的电流来判断第k级的所述通孔与所述栅极之间的所述电介质失效是否失效，当第k级的所述节点的电流大于1E-8时，所述通孔与所述栅极之间的所述电介质失效，当第k级的所述节点的电流小于1E-10时，所述通孔与所述栅极之间的所述电介质有效。
[0025]进一步的，每一级的所述节点与前一级的所述节点之间通过一整流元件相连，使得电流可以单向从每一级的所述节点向前一级的所述节点导通。
[0026]进一步的，在对所述待测结构施加电压使所述待测结构失效的步骤中，所述测试电压端接入测试电压，所述有源区和第一级的所述节点均接地，直到所述待测结构失效。
[0027]进一步的，所述整流元件为二极管。
[0028]进一步的，在对所述待测结构施加电压使所述待测结构失效的步骤中，通过测量所述测试电压端的电流判断所述待测结构是否失效。
[0029]进一步的，在所述测试所述待测结构的失效位置的步骤中，如果所述有源区与所述栅极之间失效，则所述待测距离均为有效距离。
[0030]进一步的，通过测试所述有源区的电流来判断所述有源区与所述栅极之间是否失效，当所述有源区的电流大于1E-8时，所述有源区与所述栅极之间失效，当所述有源区的电流小于1E-10时，所述有源区与所述栅极之间有效。
[0031]进一步的，采用升压法或基于时间的电介质击穿电压法测试所述待测结构的失效。
[0032]与现有技术相比，本发明提供的集成电路的可靠性分析测试结构及其测试方法具有以下优点:
[0033]1、本发明提供的集成电路的可靠性分析测试结构及其测试方法，该测试结构将有源区与通孔分开，所述通孔位于所述隔离区上，与现有技术相比，当对该测试结构因施加电压而失效时，可以区分是所述有源区与所述栅极之间的电介质失效，还是所述通孔与所述栅极之间的电介质失效，从而可以评估现实结构中有源区上的通孔与相邻栅极之间电介质的可靠性，避免有源区的影响。
[0034]2、本发明提供的集成电路的可靠性分析测试结构及其测试方法，该测试结构具有η级所述待测结构，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势，则如果所述有源区与所述栅极之间失效，则第一级的所述待测距离为最短有效距离；如果第k级的所述通孔与所述栅极之间的所述电介质失效，第k+Ι级的所述通孔与所述栅极之间没有的所述电介质失效，则第k+Ι级的所述待测距离为最短有效距离。所以通过该测试结构，可以直接检测出在所述电介质下所述通孔与所述栅极之间的最短有效距离，从而可以根据所述最短有效距离设计现实结构。
[0035]3、本发明提供的集成电路的可靠性分析测试结构及其测试方法，该测试结构的每一级的所述节点与前一级的所述节点之间通过一整流元件相连，使得电流可以单向从每一级的所述节点向前一级的所述节点导通，使得在对所述待测结构施加电压使所述待测结构失效的步骤中，只需对第一级的所述节点接地即可实现对每一级的所述节点均接地，从而节约资源；并且在测试所述待测结构的失效位置的步骤中，当分别使每一级的所述节点接地时，所述整流元件截止前级的所述节点与该级的所述节点之间的导通，从而避免在判断该级的所述待测结构是否失效时，前级的所述待测结构的失效对该级的所述待测结构的影响，使得该测试结构能够在节约资源的基础上，准确地测试所述最短有效距离。
【专利附图】
【附图说明】
[0036]图1为现实结构中通孔与栅极击穿的扫描电子图片；
[0037]图2为本发明一实施例中集成电路的可靠性分析测试结构的俯视图；
[0038]图3为本发明一实施例中集成电路的可靠性分析测试结构的左视图；
[0039]图4为图2沿剖开线A-A’的剖面图；
[0040]图5为图2沿剖开线B-B’的剖面图；
[0041]图6为本发明一实施例中集成电路的可靠性分析测试结构的测试方法的流程图；
[0042]图7a-图7b为本发明一实施例中集成电路的可靠性分析测试结构的测试方法中的电流不意图。
【具体实施方式】
[0043]下面将结合示意图对本发明的集成电路的可靠性分析测试结构及其测试方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
[0044]为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。
[0045]在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
[0046]本发明的核心思想在于，提供一种集成电路的可靠性分析测试结构及其测试方法，集成电路的可靠性分析测试结构包括通孔、隔离区以及栅极，所述通孔位于所述隔离区上，从而可以评估现实结构中有源区上的通孔与相邻栅极之间电介质的可靠性，避免有源区的影响。
[0047]结合上述核心思想，本发明提供一种集成电路的可靠性分析测试结构，包括:
[0048]衬底，包含有源区和隔离区；
[0049]η级待测结构，位于所述衬底上，每一级的所述待测结构包括一栅极、m个通孔和一互连线，所述栅极横跨所述隔离区上，所述通孔位于所述隔离区上，并依次排列于所述栅极旁，在每一级所述待测结构中每一所述通孔与所述栅极具有一相同的待测距离，所述互连线位于所述通孔上，并使m个所述通孔电相连,所述互连线的一端连接一节点，η和m均为正整数；
[0050]测试电压端，每一级的所述栅极共同连接所述测试电压端；
[0051]电介质，所述衬底、所述栅极、所述通孔和所述互连线通过所述电介质绝缘间隔；其中
[0052]至少有一所述栅极横跨所述有源区上，每一级的所述栅极、所述通孔和所述互连线大小形状相等。进一步，结合上述集成电路的可靠性分析测试结构，本发明还提供了一种测试方法，包括以下步骤:
[0053]步骤S01，根据所述的测试结构实际形成待测试结构；
[0054]步骤S02，对所述待测结构施加电压使所述待测结构失效，所述测试电压端接入测试电压，所述有源区和每一级的所述节点均接地，直到所述待测结构失效；
[0055]步骤S03，测试所述待测结构的失效位置，所述测试电压端接入工作电压，分别使所述有源区和每一级的所述节点接地。
[0056]以下请参考图2-图5具体说明所述集成电路的可靠性分析测试结构，其中，图2为本发明一实施例中集成电路的可靠性分析测试结构的俯视图，图3为本发明一实施例中集成电路的可靠性分析测试结构的左视图，图4为图2沿剖开线A-A’的剖面图，图5为图2沿剖开线B-B’的剖面图，所述电介质120为本领域公知的技术常识，所以为了清楚地说明本实施例的结构，在图2和图3中省略显示所述电介质120，仅在图4和图5中清楚示出。
[0057]如图3所示，所述衬底110包含有源区111和隔离区112，其中，有源区111和隔离区112的形状、大小、数量和排列方式不做具体的限制，取决于电路设计(Design)的方式，例如在本实施例中，有源区111只有一个，并位于所有栅极(Gl至Gn)的下方，除此之外，有源区111还可以有η个，且η个有源区111之间通过隔离区112相隔离，每一有源区111对应位于一个栅极(Gl至Gn中的一个)的下方，已在本发明的思想范围之内。在本实施例中，隔离区112为浅槽隔离(shallow trench isolation,简称STI), STI的电绝缘性好，并且适合于小尺寸的集成电路，但隔离区112并不限于STI,如局部氧化隔离(1caloxidationof silicon，简称L0C0S)等，亦在本发明的思想范围之内。在本实施例中，衬底110的材料以及有源区111的注入离子等亦不做具体限制，一般衬底110的材料可选硅、砷化镓、氮化镓等，有源区111的注入离子一般为N型或P型。在本实施例中，衬底110还可以包括其它器件，如PMOS、二极管等，在此不一一详述。
[0058]如图2所示，本实施例的所述测试结构包括η级待测结构，以第一级待测结构SI为例，第一级待测结构SI位于所述衬底110上，第一级待测结构SI包括一栅极Gl、m个通孔Cl和一互连线M1，所述栅极Gl横跨所述有源区111和隔离区111上，所述通孔Cl位于所述隔离区112上，并依次排列于所述栅极Gl旁，每一所述通孔Cl与所述栅极Gl具有一相同的待测距离LI，所述互连线Ml位于所述通孔上Cl，使m个所述通孔Cl电相连，所述互连线Ml的一端连接一节点P1，其中m为正整数，即所述通孔Cl的个数可以为I个、2个、5个、10个、20个，当所述通孔Cl的个数越多，所述通孔Cl与所述栅极Gl之间的所述电介质110失效的随机性越小，较佳的，5 < 10，可以保证所述通孔Cl与所述栅极Gl之间的所述电介质110失效的准确性，又不至于所述通孔Cl的个数太多造成浪费。
[0059]在本实施例中，栅极G1、通孔Cl和互连线Ml的形状、大小排列方式不做具体的限制，取决于电路设计(Design)的方式，如栅极Gl和互连线Ml的形状均为条形，但栅极Gl和互连线Ml的形状还可以为弓形等，栅极G1、通孔Cl和互连线Ml的材料亦不做具体限制，一般栅极Gl的材料可选多晶硅、金属等，通孔Cl的材料一般为钨、钛或氮化钛等，互连线Ml一般为铜或铝等，互连线Ml可以为第一层互连线，也可以为第二层互连线等。[0060]较佳的，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势，即第二级S2的所述待测距离L2略大于第一级SI的所述待测距离LI，第三级S3的所述待测距离L3略大于第二级S2的所述待测距离L2，第η级Sn的所述待测距离Ln略大于第η_1级Sn-1的所述待测距离Ln-Ι，但具体第一级SI的所述待测距离LI的值，以及每一级的所述待测距离相比于前一级的所述待测距离大出的值不做具体的限制，由所述电介质120、栅极G和通孔C等结构的材料和结构不同而不同。如在本实施例中，电介质120为硼磷硅玻璃，栅极为多晶硅，通孔为铜，第一级SI的所述待测距离LI为lnm，第二级S2的所述待测距离L2为1.1nm,第三级S3的所述待测距离L3为1.2nm,以此类推，直到第η级。但η的值不做具体限制，可以为1、2、3、5、10、20、50等，当η为I时，直接测试所述待测距离LI是否为有效距离。较佳的n ^ 2，可以通过设置不同的所述待测距离二测试出最短有效距离，当η越大，每一级的所述待测距离相比于前一级的所述待测距离的差值越小，得到的最短有效距离越可靠。
[0061]在各级的所述待测结构中，所有的栅极如栅极G1、栅极G2和栅极Gn的大小形状均相等，同样各级的所述待测结构中的所述通孔和所述互连线大小形状相等，以保证在各级的所述待测结构中影响测试的因素中，除所述待测距离以外的因素完全相同，使得可以评估所述电介质下所述通孔与所述栅极之间的最短有效距离，以保证测试的准确性。
[0062]每一级的所述栅极共同连接所述测试电压端V，测试电压端V为所述测试结构提供电压，在本实施例中所述测试电压端V设置于靠近有源区111的所述栅极的一端，但也可以设置于靠近通孔C的所述栅极G的一端。较佳的，所述栅极G和所述测试电压端V之间具有一保护元件R，保护元件R可以在所述待测结构S失效后保护所述待测结构不被短路。每一级的所述栅极G可以分别串联一保护元件R之后接所述测试电压端V，或每一级的所述栅极G先并联后再通过一保护元件R之后接所述测试电压端V，保护元件R的具体连接方式不做限制。
[0063]电介质120用于将所述衬底110所述栅极G所述通孔C和所述互连线M通之间的电绝缘间隔，如图4和图5所示。电介质120为本领域的常规设计，其材料不做限制。
[0064]较佳的，每一级的所述节点与前一级的所述节点之间通过一整流元件相连,使得电流可以单向从每一级的所述节点向前一级的所述节点导通。如第一级SI的所述节点Pl与第二级S2的所述节点P2之间通过一整流元件Dl相连，第二级S2的所述节点P2与第三级S3的所述节点P3之间通过一整流元件D2相连，依次类推。整流元件D使得只需对第一级SI的所述节点Pl接地即可实现对每一级的所述节点均接地，从而节约资源；并且在测试所述待测结构的失效位置时，如果第一级的所述待测结构SI失效，则使第二级S2的所述节点P2接地,此时整流元件Dl防止电流从第一级SI的所述节点Pl流到第二级S2的所述节点P2，避免已经失效的第一级的所述待测结构SI对第二级的所述待测结构S2的影响。
[0065]在本实施例中所述整流元件D为二极管，二极管可以简单方便的实现上述功能，但晶体管等亦在本发明的思想范围之内。其中，可以采用本领域的常规手段实现整流元件D与所述节点P的连接方式，如通过互联线或垫片(Pad)，此为本领域的惯用手段，在此不作赘述。
[0066]以下结合图6和图7a_图7b具体说明本实施例中集成电路的可靠性分析测试结构的测试方法。其中，图6为本发明一实施例中集成电路的可靠性分析测试结构的测试方法的流程图，图7a_图7b为本发明一实施例中集成电路的可靠性分析测试结构的测试方法中的电流示意图。
[0067]首先，进行步骤S01，根据所述的测试结构实际形成待测试结构。
[0068]然后，进行步骤S02，对所述待测结构施加电压使所述待测结构失效，所述测试电压端V接入测试电压，所述有源区111和每一级的所述节点P均接地，直到所述待测结构失效。较佳的，通过测量所述测试电压端V的电流判断所述待测结构是否失效，该方法简单直接，但本发明并不限于通过测量所述测试电压端V的电流判断所述待测结构是否失效，如还可通过检测有源区111和各节点P的电流或电压，亦可以判断所述待测结构是否失效。
[0069]由于在本实施例中每一级的所述节点Pk与前一级的所述节点Pk-1之间通过一整流元件Dk-1相连,使得电流可以单向从每一级的所述节点Pk向前一级的所述节点Pk-1导通。所以在本步骤S02中，可以通过只对第一级SI的所述节点Pl接地，从而实现使每一级的节点P均接地。
[0070]其中，可以采用升压法或基于时间的电介质击穿电压法测试所述待测结构的失效。在本实施例中，采用升压法，所以所述测试电压为渐增电压。
[0071]最后，进行步骤S03，测试所述待测结构的失效位置，所述测试电压端V接入工作电压，分别使所述有源区111和每一级的所述节点P接地。
[0072]测试所述有源区111与所述栅极G之间是否失效，将所述测试电压端V接入工作电压，所述有源区111接地，可以通过测试所述有源区111的电流来判断所述有源区111与所述栅极G之间是否失效，当所述有源区111的电流大于1E-8时，所述有源区111与所述栅极G之间被击穿而失效，当所述有源区111的电流小于1E-10时，所述有源区111与所述栅极G之间被没有击穿而有效。如果所述有源区111与所述栅极G之间失效，电流直接从所述栅极G流经有源区111，流到接地端，如图7a所示则所述待测距离L均为有效距离。
[0073]测试所述通孔C与所述栅极G之间的电介质120是否失效，将所述测试电压端V接入工作电压，先将第I级的所述节点Pi接地，通过测试第I级的所述节点Pi的电流来判断第I级的所述通孔Cl与所述栅极Cl之间的所述电介质120失效是否失效，当第I级的所述节点的电流大于1E-8时，所述通孔Cl与所述栅极Gl之间的所述电介质120失效，当第I级的所述节点Pl的电流小于1E-10时，所述通孔Cl与所述栅极Gl之间的所述电介质120有效。则将第2级的所述节点P2接地，判断第二级的所述通孔C2与所述栅极G2之间的所述电介质120是否有效。在将第2级的所述节点P2接地时，由于第I级的所述节点Pl和第2级的所述节点P2之间具有整流元件D1，所以电流不会从节点Pl流到节点P2，从而避免第I级的待测结构失效而对第二级的所述通孔C2与所述栅极G2之间的所述电介质120是否有效产生的影响，如图7b所示。
[0074]以此类推，如果当第k级的所述通孔Ck与所述栅极Gk之间的所述电介质120有效，第k+Ι级的所述通孔Ck+Ι与所述栅极Gk+Ι之间没有的所述电介质120失效，则第k+1级的所述待测距离Lk+Ι为最短有效距离。
[0075]本发明并不限于以上实施例，例如不需要所有的所述栅极G均横跨所述有源区111上，只要至少有一个所述栅极G横跨所述有源区111上，保证可以测试所述有源区111与所述栅极G之间是否失效即可。
[0076]综上所述，本发明提供一种集成电路的可靠性分析测试结构及其测试方法，集成电路的可靠性分析测试结构包括通孔、隔离区以及栅极，所述通孔位于所述隔离区上，从而可以评估现实结构中有源区上的通孔与相邻栅极之间电介质的可靠性，避免有源区的影响。与现有技术相比，本发明提供的含有偏压温度不稳定性测试电路具有以下优点:
[0077]1、本发明提供的集成电路的可靠性分析测试结构及其测试方法，该测试结构将有源区与通孔分开，所述通孔位于所述隔离区上，与现有技术相比，当对该测试结构因施加电压而失效时，可以区分是所述有源区与所述栅极之间的电介质失效，还是所述通孔与所述栅极之间的电介质失效，从而可以评估现实结构中有源区上的通孔与相邻栅极之间电介质的可靠性，避免有源区的影响。
[0078]2、本发明提供的集成电路的可靠性分析测试结构及其测试方法，该测试结构具有η级所述待测结构，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势，则如果所述有源区与所述栅极之间失效，则第一级的所述待测距离为最短有效距离；如果第k级的所述通孔与所述栅极之间的所述电介质失效，第k+Ι级的所述通孔与所述栅极之间没有的所述电介质失效，则第k+Ι级的所述待测距离为最短有效距离。所以通过该测试结构，可以直接检测出在所述电介质下所述通孔与所述栅极之间的最短有效距离，从而可以根据所述最短有效距离设计现实结构。
[0079]3、本发明提供的集成电路的可靠性分析测试结构及其测试方法，该测试结构的每一级的所述节点与前一级的所述节点之间通过一整流元件相连，使得电流可以单向从每一级的所述节点向前一级的所述节点导通，使得在对所述待测结构施加电压使所述待测结构失效的步骤中，只需对第一级的所述节点均接地即可实现对每一级的所述节点均接地，从而节约资源；并且在测试所述待测结构的失效位置的步骤中，当分别使每一级的所述节点接地时，所述整流元件截止前级的所述节点与该级的所述节点之间的导通，从而避免在判断该级的所述待测结构是否失效时，前级的所述待测结构的失效对该级的所述待测结构的影响，使得该测试结构能够在节约资源的基础上，准确地测试所述最短有效距离。
[0080]显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
【权利要求】
1.一种集成电路的可靠性分析测试结构，包括: 衬底,包含有源区和隔离区； η级待测结构，位于所述衬底上，每一级的所述待测结构包括一栅极、m个通孔和一互连线，所述栅极横跨所述隔离区上，所述通孔位于所述隔离区上，并依次排列于所述栅极旁，在每一级所述待测结构中每一所述通孔与所述栅极具有一相同的待测距离，所述互连线位于所述通孔上，并使m个所述通孔电相连，所述互连线的一端连接一节点，η和m均为正整数； 测试电压端，每一级的所述栅极共同连接所述测试电压端； 电介质，所述衬底、所述栅极、所述通孔和所述互连线通过所述电介质绝缘间隔；其中 至少有一所述栅极横跨所述有源区上，每一级的所述栅极、所述通孔和所述互连线大小形状相等。
2.如权利要求1所述的集成电路的可靠性分析测试结构，其特征在于，n^ 2，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势。
3.如权利要求2所述的集成电路的可靠性分析测试结构，其特征在于，每一级的所述节点与前一级的所述节点之间通过一整流元件相连，使得电流可以单向从每一级的所述节点向前一级的所述节点导通。
4.如权利要求3所述的集成电路的可靠性分析测试结构，其特征在于，所述整流元件为二极管。
5.如权利要求1-4中任意一项所述的集成电路的可靠性分析测试结构，其特征在于，所述栅极和所述测试电压端之间具有一保护元件。
6.如权利要求5所述的集成电路的可靠性分析测试结构，其特征在于，每一级的所述栅极分别串联一保护元件之后接所述测试电压端，或每一级的所述栅极先并联后再通过一保护元件之后接所述测试电压端。
7.如权利要求1所述的集成电路的可靠性分析测试结构，其特征在于，5< m ( 10。
8.如权利要求1所述的集成电路的可靠性分析测试结构，其特征在于，所述隔离区为浅槽隔离。
9.一种集成电路中可靠性分析的测试方法，包括: 根据如权利要求1所述的测试结构实际形成待测试结构； 对所述待测结构施加电压使所述待测结构失效，所述测试电压端接入测试电压，所述有源区和每一级的所述节点均接地，直到所述待测结构失效； 测试所述待测结构的失效位置，所述测试电压端接入工作电压，分别使所述有源区和每一级的所述节点接地。
10.如权利要求9所述的集成电路中可靠性分析的测试方法，其特征在于，n^ 2，每一级的所述待测距离相比于前一级的所述待测距离呈递增趋势。
11.如权利要求10所述的集成电路中可靠性分析的测试方法，其特征在于，在所述测试所述待测结构的失效位置的步骤中，如果第k级的所述通孔与所述栅极之间的所述电介质有效，第k+Ι级的所述通孔与所述栅极之间没有的所述电介质失效，则第k+Ι级的所述待测距离为最短有效距离，其中，I < k < η。
12.如权利要求11所述的集成电路中可靠性分析的测试方法，其特征在于，通过测试第k级的所述节点的电流来判断第k级的所述通孔与所述栅极之间的所述电介质失效是否失效，当第k级的所述节点的电流大于1E-8时，所述通孔与所述栅极之间的所述电介质失效，当第k级的所述节点的电流小于1E-10时，所述通孔与所述栅极之间的所述电介质有效。
13.如权利要求9所述的集成电路中可靠性分析的测试方法，其特征在于，每一级的所述节点与前一级的所述节点之间通过一整流元件相连，使得电流可以单向从每一级的所述节点向前一级的所述节点导通。
14.如权利要求13所述的集成电路中可靠性分析的测试方法，其特征在于，在对所述待测结构施加电压使所述待测结构失效的步骤中，所述测试电压端接入测试电压，所述有源区和第一级的所述节点均接地，直到所述待测结构失效。
15.如权利要求13所述的集成电路的可靠性分析测试结构，其特征在于，所述整流元件为二极管。
16.如权利要求9-15中任意一项所述的集成电路中可靠性分析的测试方法，其特征在于，在对所述待测结构施加电压使所述待测结构失效的步骤中，通过测量所述测试电压端的电流判断所述待测结构是否失效。
17.如权利要求9-15中任意一项所述的集成电路中可靠性分析的测试方法，其特征在于，在所述测试所述待测结构的失效位置的步骤中，如果所述有源区与所述栅极之间失效，则所述待测距离均为有效距离。
18.如权利要求17所述的集成电路中可靠性分析的测试方法，其特征在于，通过测试所述有源区的电流来判断所述有源区与所述栅极之间是否失效，当所述有源区的电流大于1E-8时，所述有源区与所述栅极之间失效，当所述有源区的电流小于1E-10时，所述有源区与所述栅极之间有效。
19.如权利要求9-15中任意一项所述的集成电路中可靠性分析的测试方法，其特征在于，采用升压法或基于时间的电介质击穿电压法测试所述待测结构的失效。
【文档编号】G01R31/12GK103915415SQ201210592644
【公开日】2014年7月9日 申请日期:2012年12月31日 优先权日:2012年12月31日
【发明者】冯军宏, 甘正浩 申请人:中芯国际集成电路制造(上海)有限公司