l和第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭；第一时钟信号CK1的高电压信号通过第四晶体管M4从输出端GN输出。
[0030]在第二阶段T2内，基于第一电容C1和第一时钟信号CK1，使得第四晶体管M4开启，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说，在T2内，第一输入端GN-1和第二输入端GN+1的信号均为高电压信号，均无法控制与其相连接的晶体管开启；第一时钟信号CK1由高电压信号转为低电压信号，在第一电容C1的耦合作用下，N2节点的电位变得更低，使得第一晶体管Ml和第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭；第一时钟信号CK1的低电压信号通过第四晶体管M4从输出端GN输出。
[0031]在第三阶段T3内，第i级移位寄存单元的第二输入端GN+1接收第i+Ι级移位寄存单元输出端的输出信号，使得第二电压端VGL的输出电压信号传入第二晶体管M2的栅极和第三晶体管M3的栅极，第一电压端VGH输出的电压信号传入第四晶体管M4的栅极，所述第i级移位寄存单元的输出端GN输出第一电压端VGH的电压信号。具体来说，在T3内，第一输入端GN-1的信号为高电压信号，第二输入端GN+1的信号为低电压信号;此时第五晶体管M5开启，而第六晶体管M6关闭；第二电压端VGL输入的低电压信号通过第五晶体管M5传入N1节点，使得第二晶体管M2和第三晶体管M3开启；第一电压端VGH输入的高电压信号通过第二晶体管M2传入N2节点，导致第四晶体管M4关闭；第一电压端VGH的高电压信号通过第三晶体管M3从输出端GN输出。至此输出端GN输出的信号实现移位，如图2所示。
[0032]需要说明的是，第一输入端GN-1的信号和第二输入端GN+1的信号分别为该移位寄存单元的上下级的移位寄存单元的输出信号。
[0033]本申请实施例所提供的移位寄存单元，通过第一输入端GN-1的信号控制N1节点为高电压、N2节点为低电压，使得输出端GN输出第一时钟信号CK1的信号，第二输入端GN+1的信号控制N1节点为低电压、N2节点为高电压，使得输出端GN不能输出第一时钟信号CK1的信号，这种通过把上下级移位寄存单元的输出信号分别作为该移位寄存单元的第一输入端和第二输入端的输入信号来实现信号移位的方法，能够有效的简化电路结构，降低移位寄存器的成本。
[0034]图3示出了根据本申请移位寄存单元的另一个实施例的电路图。如图3所示，该移位寄存单元的电路图包括:第一电容C1、第二电容C2、第一晶体管Ml、第二晶体管M2、第三晶体管M3、第四晶体管M4、第五晶体管M5、第六晶体管M6、第七晶体管M7和第八晶体管M8。该电路图通过在图1的基础上增加了第二电容C2、第七晶体管M7和第八晶体管M8，进一步提高电路的稳定性。
[0035]其中，上述第七晶体管M7的第一极电连接上述第二电压端VGL，第七晶体管M7的栅极电连接第二时钟信号CK2，第七晶体管M7的第二极电连接第三晶体管M3的栅极。上述第八晶体管M8的第一极电连接第一晶体管Ml的栅极和第六晶体管M6的第二极，第八晶体管M8的栅极电连接上述第二电压端VGL，第八晶体管M8的第二极电连接第二晶体管M2的第二极和第四晶体管M4的栅极。上述第二电容C2的两端分别电连接上述第一电压端VGH和第三晶体管M3的栅极。
[0036]在本实施例的一些可选的实现方式中，上述第七晶体管M7和第八晶体管M8也是PM0S晶体管。
[0037]为了方便说明，这里将二电容C2的其中一端，第一晶体管Ml的第二极、第二晶体管M2的栅极、第三晶体管M3的栅极、第五晶体管M5的第二极和第七晶体管M7的第二极电连接的点表示为N1节点，将第二晶体管M2的第二极、第一电容C1的其中一端、第四晶体管M4的栅极和第八晶体管M8的第二极电连接的点表示为N2节点，将第一晶体管Ml的栅极、第五晶体管M5的第二极、第八晶体管M8的第一极电连接的点表示为N3节点，如图3所示。
[0038]如图4所示，其示出了图1所示的移位寄存单元的第一时钟信号CK1、第二时钟信号CK2、第一输入端GN-1、第二输入端GN+1以及输出端GN对应的信号波形图。在一些可选的实现方式中，图1所示的移位寄存单元可以作为包含η个级联移位寄存单元的移位寄存器的第i级移位寄存单元，其中1 Sign。
[0039]下面结合图4说明图3所示实施例的驱动方法。在描述驱动方法时，将以M1-M8均为PM0S晶体管为例进行说明。
[0040]在第一阶段T1内，第i级移位寄存单元的第一输入端GN-1接收第1-Ι级移位寄存单元输出端输出的电压信号，使得第一电压端VGH输入的电压信号传入第三晶体管M3的栅极，第二电压端VGL输入的信号传入第四晶体管M4的栅极，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说:在T1内，第一输入端GN-ι的信号为低电压信号，第二输入端GN+ 1的信号为高电压信号，CK1也为高电压信号;此时第五晶体管M5关闭，而第六晶体管M6开启；第二电压端VGL输入的低电压信号通过第六晶体管M6传入N3节点，使得第一晶体管Ml开启，第八晶体管M8在第二电压端VGL的低电压信号作用下开启，上述第二电压端VGL输入的低电压信号还可以通过第六晶体管M6和第八晶体管M8传入N2节点，第四晶体管M4开启；第一电压端VGH输入的高电压信号通过第一晶体管Ml传入N1节点，导致第二晶体管M2和第三晶体管M3关闭;第一时钟信号CK1的高电压信号通过第四晶体管M4从输出端GN输出。
[0041 ]在第二阶段T2内，基于第一电容C1和第一时钟信号CK1，使得第四晶体管M4开启，第i级移位寄存单元的输出端GN输出第一时钟信号CK1。具体来说，在T2内，第一输入端GN-1和第二输入端GN+1的信号均为高电压信号，均无法控制与其相连接的晶体管开启；第一时钟信号CK1由高电压信号转为低电压信号，在第一电容C1的耦合作用下，N2节点的电位变得更低，此时第八晶体管M8起到了限流的作用，阻碍了 N3节点对N2节点电位的分享，保证输出时刻N2节点较低的电压，使得第四晶体管M4开启;此时第一时钟信号CK1的低电压信号通过第四晶体管M4从输出端GN输出；与此同时，在第二电容C2的作用下，第一电压端VGH的高电压信号使得第三晶体管M3完全断开，不会影响输出端GN输出信号的稳定性。
[0042]在第三阶段T3R，第i级移位寄存单元的第二输入端GN+1接收第i+Ι级移位寄存单元输出端的输出信号，使得第二电压端VGL的输出电压信号传入第二晶体管M2的栅极和第三晶体管M3的栅极，第一电压端VGH输出的电压信号传入第四晶体管M4的栅极，所述第i级移位寄存单元的输出端GN输出第一电压端VGH的电压信号。具体来说，在T3内，第一输入端GN-1的信号为高电压信号，第二输入端GN+1的信号为低电压信号;此时第五晶体管M5开启，而第六晶体管M6关闭；第二电压端VGL输入的低电压信号通过第五晶体管M5传入N1节点，使得第二晶体管M2和第三晶体管M3开启；第一电压端VGH输入的高电压信号通过第二晶体管M2传入N2节点，导致第四晶体管M4关闭；第一电压端VGH的高电压信号通过第三晶体管M3从输出端GN输出。至此输出端GN输出的信号实现移位，如图2所示。
[0043]在本实施例中，上述第二时钟信号CK2的低电压信号传入第七晶体管M7的栅极，使得第二电压端VGL的低电压信号周期性的传入N1节点，保证了 N1节点低电压的稳定性，进而提尚了该移位寄存单7Π电路的稳定性。
[0044]本申请实施例所提供的移位寄存单元，通过第八晶体管M8对N2节点限流的作用和第二电容C2对N1节点电位保持的作用，提高了电路的稳定性，使得输出端GN输出稳定信号；而第二时钟信号CK2通过第七晶体管M7，周期性的向N1节点传入低电压信号，保证了N1节点低电压的稳定性，进一步提尚了该移位寄存单兀电路的稳定性。
[0045]本申请实施例还提供了了一种移位寄存器，参考图5，该图为本申请提供的一种移位寄存器的结构图。该移位寄存器包括多级如图1或图3所示的移位寄存单元，分别为第1级移位寄存单元、第2级移位寄存单元、第3级移位寄存单元、第n-Ι级移位寄存单元、第η级移位寄存单元，它们的输出信号分别为6肌、6吧、6吧、6他-1、6他。
[0046]在本实施例中，除了第1级移位寄存单元和第η级移位寄存单元之外，第i级移位寄存单元的第一输入端GN-1输入的信号为第1-Ι级移位寄存单元输出端输出的信号，第i级移位寄存单元的第二输入端GN+1输入的信号为第i+Ι级移位寄存单元输出端输出的信号，其中η为所述移位寄存器包括的移位寄存单元的级数，i为大于1且小于η的整数。
[0047]当i为1时，即第1级移位寄存单元的第一输入端GN-1输入的信号为第一脉冲信号STV1，第1级移位