自对准多重图形化方法及硅基硬掩模组合物的应用与流程

本发明涉及半导体制造领域，特别是涉及一种硅基硬掩模组合物作为RELACS材料的应用，以及利用该硅基硬掩模组合物来实现自对准多重图形化的方法。

背景技术：
随着半导体器件尺寸的不断缩小，光刻特征尺寸逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。超紫外线（EUV）光刻技术具备更小光刻分辨率，但由于种种原因并不能实现光刻特征尺寸的缩小，因此需要继续拓展光刻技术。借助于更极端的分辨率增强技术（RET），如强大的相移掩模（PSM）技术、各种照明技术和光学临近效应修正（OPC）技术等，可以进一步扩展光刻技术。另外，浸没式光刻技术则通过在投影物镜和光刻胶之间填充某种液体，有效地增加了光刻系统的数值孔径（NA），从而实现了更小的光刻特征尺寸，促进了光刻技术的发展。除此之外，双重图形（doublepatterning，简称DP）技术在不改变现有光刻基础设施的前提下，作为一种有效提高光刻分辨率的技术也促进了光刻技术的发展。该技术的基本思想是将掩模版图形一分为二，通过两次曝光得到单次曝光所不能获得的光刻特征尺寸极限，同时也极大的延长了现有光刻设备的使用寿命，因此得到了广泛的应用。双重图形技术的基本实现方法包括LELE（Litho-Etch-Litho-Etch，曝光-刻蚀-曝光-刻蚀）双重图形方法、LFLE（Litho-Freeze-Litho-Etch，曝光-凝固-曝光-刻蚀）双重图形化方法及自对准双重图形化（Self-alignedDoublepatterning，简称SADP）方法。其中，自对准双重图形化方法通过在预先形成的光刻图形两侧形成侧墙（spacer），然后刻蚀去除之前形成的光刻图形，并将侧墙图形转印到下层材料，从而得到特征尺寸更小的图形，且获得的图形密度是之前光刻图形密度的两倍。于2002年5月7日公开、公开号为US6383952B1、名称为“RELACSprocesstodoublethefrequencyorpitchofsmallfeatureformation”的美国专利公开了一种自对准双重图形化方法，下面结合图1至图5对这种方法作简单介绍：如图1所示，提供半导体衬底1，在半导体衬底1上形成光刻胶层（未图示），对所述光刻胶层进行曝光、显影，形成多个（至少为两个，图中以四个为例）平行并间隔分布的光刻胶图形3。为了减少在曝光光刻胶层时的反射，在半导体衬底1上形成所述光刻胶层之前先形成底部抗反射涂层（BARC）2，这样可以使得光刻胶图形3的侧壁形貌更佳。如图2所示，在底部抗反射涂层2及光刻胶图形3上形成RELACS（resolutionenhancementlithographyassistedbychemicalshrink，化学收缩辅助解析增强）材料层4，RELACS材料层4将光刻胶图形3的表面，即光刻胶图形3的顶部及侧壁均覆盖住。所述RELACS材料是科莱恩（Clariant）公司研发出来的一种可应用在半导体制造领域中的有机材料，例如，杂志《半导体国际》（《SemiconductorInternational》）于1999年9月公开了一篇作者为LauraJ.Peters、题目为“ResistsJointheSub-LambdaRevolution”的文章，该文章描述了一种由Mitsubishi提出的半导体工艺，该工艺在图形化用于定义通孔位置的KrF光刻胶层之后，通过形成所述RELACS材料、烘焙（bake）、清洗（rinse）的工艺步骤将通孔的尺寸由0.2μm缩减至0.1μm。另外，电气与电子工程师协会（IEEE）于1998年9月公开了一篇作者为T.Toyoshimaetal.、题目为“0.1umLevelContactHolePatternFormationwithKrFLithographybyChemicalShrink（RELACS）”的文章，该文章也介绍了所述RELACS材料的惯用使用方式。如图3所示，形成图2所示的RELACS材料层4之后，进行混合烘焙（mixingbake），在光刻胶图形3的表面形成交联层4a，即交联层4a覆盖在光刻胶图形3的顶部及侧壁上。光刻胶层中含有光酸分子，光刻胶层经过曝光、显影工序后，由于碱性的显影液会与光刻胶图形3边缘的光酸分子产生中和作用，使得光刻胶图形3边缘的光酸分子浓度下降，对RELACS材料层4进行混合烘焙之后，残留在光刻胶图形3中的光酸分子因为受热而产生扩散运动，在扩散的过程中会同时产生新的光酸分子，这些光酸分子会扩散进入RELACS材料层4内，进而催化RELACS材料的交联反应，所述交联反应使得光刻胶图形3的表面形成交联层4a，交联层4a的厚度小于光刻胶图形3的宽度。进行混合烘焙之后，去除未发生交联反应的RELACS材料层，得到如图4所示的结构。如图5所示，对图4所示的交联层4a进行回刻（etchback），直至露出光刻胶图形3，剩余的位于光刻胶图形3两侧的交联层形成侧墙5。如图6所示，去除图5所示的光刻胶图形3，底部抗反射涂层2上的侧墙5（至少为四个，图中以八个为例）彼此之间存在间隔。比较图1与图6可知，利用自对准双重图形化方法所形成图形的密度是利用光刻工艺所形成光刻胶图形3的密度的两倍，且利用自对准双重图形化方法所形成图形的特征尺寸小于利用光刻工艺所形成光刻胶图形3的特征尺寸。形成侧墙5之后，可以侧墙5为掩模对半导体衬底1上的相应导电层、半导体层或绝缘层进行刻蚀，以形成希望得到的图形，如多晶硅栅极（polygage）等。刻蚀图形的刻蚀剖面是衡量刻蚀效果的其中一个重要参数，所谓刻蚀剖面是指被刻蚀图形的侧壁形状，对于小线宽图形亚微米器件的制作而言，获得各向异性刻蚀程度高的刻蚀图形非常重要。因此，刻蚀图形即侧墙5的刻蚀剖面（侧墙5的侧壁形状）会直接影响以侧墙5为掩模对半导体衬底1上相应层进行刻蚀所获得图形的刻蚀剖面。由此可见，获得侧壁垂直度高的侧墙5非常重要，但是，在实际半导体制程中由于多种因素的影响，侧墙5的侧壁并不完全垂直，利用扫描式电子显微镜（FE-SEM）对利用上述自对准双重图形化方法所获得图形即侧墙5的侧壁形貌进行检测后发现，侧墙5的侧壁形貌如图7所示，由图可知，侧墙5的垂直度并不理想。另外，如图5所示，对图4所示交联层4a进行回刻以形成侧墙5之后发现侧墙5下方的底部抗反射涂层2也会被过多的刻蚀，因此，当底部抗反射涂层2的厚度较薄时，相邻两个侧墙5之间的底部抗反射涂层2可能会被刻穿，致使底部抗反射涂层2下方的半导体衬底1受到损伤。

技术实现要素：
本发明要解决的问题是现有自对准双重图形化方法所获得图形的侧壁垂直度不高。为解决上述问题，本发明提供了一种自对准多重图形化方法，其包括：提供半导体衬底，在所述半导体衬底上至少形成一个光刻胶图形；在所述半导体衬底及光刻胶图形上形成含硅的RELACS材料层；进行混合烘焙，与所述光刻胶图形接触的含硅的RELACS材料层发生交联反应，并在所述光刻胶图形表面形成交联层；去除所述光刻胶图形顶部上的交联层、未发生交联反应的含硅的RELACS材料层及光刻胶图形，剩余的交联层形成侧墙。可选地，所述光刻胶图形是利用正性光刻胶制成。可选地，利用旋涂的方法形成所述含硅的RELACS材料层。可选地，所述混合烘焙的温度为60℃-300℃，时间为30s-300s。可选地，去除所述光刻胶图形顶部上的交联层、未发生交联反应的含硅的RELACS材料层及光刻胶图形的步骤包括：去除未发生交联反应的含硅的RELACS材料层，以露出所述交联层；对所述交联层进行回刻直至露出所述光刻胶图形，剩余的位于所述光刻胶图形两侧的交联层形成侧墙；去除所述光刻胶图形。可选地，利用显影液去除未发生交联反应的含硅的RELACS材料层。可选地，所述显影液为TMAH水溶液。可选地，所述回刻所采用的刻蚀气体至少包括CO2、O2、N2、H2、CF4、Cl2中的一种。可选地，利用显影液去除所述光刻胶图形。可选地，所述显影液为TMAH水溶液。可选地，在所述半导体衬底上形成所述光刻胶图形之前，在所述半导体衬底上形成底部抗反射涂层。可选地，形成所述侧墙之后还包括：以所述侧墙为掩模对所述底部抗反射涂层进行刻蚀，形成底部抗反射涂层图形。可选地，去除所述光刻胶图形顶部上的交联层、未发生交联反应的含硅的RELACS材料层及光刻胶图形的步骤包括：对未发生交联反应的含硅的RELACS材料层及交联层进行回刻，直至露出所述光刻胶图形，剩余的位于所述光刻胶图形两侧的交联层形成侧墙；去除未发生交联反应的含硅的RELACS材料层及所述光刻胶图形。可选地，所述回刻所采用的刻蚀气体至少包括CO2、O2、N2、H2、CF4、Cl2中的一种。可选地，利用显影液去除未发生交联反应的含硅的RELACS材料层及所述光刻胶图形。可选地，所述显影液为TMAH水溶液。可选地，在所述半导体衬底上形成所述光刻胶图形之前，在所述半导体衬底上形成底部抗反射涂层。可选地，形成所述侧墙之后还包括：以所述侧墙为掩模对所述底部抗反射涂层进行刻蚀，形成底部抗反射涂层图形。可选地，形成底部抗反射涂层图形之后还包括：去除所述侧墙，在所述半导体衬底及底部抗反射涂层图形上形成无定形碳层；对所述无定形碳层进行回刻，剩余的位于所述底部抗反射涂层图形两侧的无定形碳层形成侧墙；去除所述底部抗反射涂层图形。另外，本发明还提供了一种硅基硬掩模组合物作为RELACS材料的应用。与现有技术相比，本发明具有以下优点：本发明所提供的自对准多重图形化方法采用了一种硅基硬掩模组合物来作为RELACS材料，在半导体衬底上形成光刻胶图形之后，将这种含硅的RELACS材料覆盖在光刻胶图形上，然后进行混合烘焙，在混合烘焙的作用下促使与光刻胶图形接触的含硅的RELACS材料发生交联反应，从而在光刻胶图形的表面形成交联层，接着去除光刻胶图形顶部的交联层、未发生交联反应的含硅的RELACS材料及光刻胶图形，剩余的交联层形成侧墙，在后续工艺步骤中可以侧墙为掩模以将图形转印到半导体衬底上，形成希望得到的图形。与利用现有RELACS材料实现的自对准双重图形化方法相比，本发明利用这种含硅的RELACS材料层所实现的自对准多重图形化方法可以解决现有自对准双重图形化方法所获得图形的侧壁垂直度不高的问题。进一步地，当光刻胶图形下方形成有底部抗反射涂层时，本发明利用这种含硅的RELACS材料层所实现的自对准多重图形化方法可以解决现有自对准双重图形化方法中底部抗反射涂层会被过多的刻蚀，以致底部抗反射涂层下方的半导体衬底可能会受到损伤的问题。进一步地，在利用交联层形成顶端呈矩形的侧墙之后，还可以侧墙为掩模对位于其下方的底部抗反射涂层进行刻蚀，以将图形转印到底部抗反射涂层上，去除侧墙之后，在半导体衬底及底部抗反射涂层图形上形成一层无定形碳层，对该无定形碳层进行回刻之后可以在底部抗反射涂层图形的两侧形成侧墙，由无定形碳层构成的侧墙密度是光刻胶图形密度的三倍，因而实现了自对准三重图形化方法，从而实现了更小的光刻特征尺寸，促进了光刻技术的发展。附图说明图1至图6是利用现有自对准双重图形化方法在半导体衬底上形成图形的制作示意图；图7是利用现有自对准双重图形化方法所获得图形的放大图；图8是本发明的实施方式一中自对准多重图形化方法的制作流程图；图9至图16是本发明的实施方式一中利用自对准多重图形化方法在半导体衬底上形成图形的制作示意图，其中，图14是现有自对准双重图形化方法所形成侧墙与本发明自对准多重图形化方法所形成侧墙的侧壁垂直度比较示意图；图17至图22是本发明的实施方式二中利用自对准多重图形化方法在半导体衬底上形成图形的制作示意图；图23至图25是本发明的实施方式三中利用自对准多重图形化方法在半导体衬底上形成图形的制作示意图。具体实施方式下面结合附图，通过具体实施例，对本发明的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本发明的可实施方式的一部分，而不是其全部。根据这些实施例，本领域的普通技术人员在无需创造性劳动的前提下可获得的所有其它实施方式，都属于本发明的保护范围。于2010年11月4日公开、公开号为US20100279509A1、名称为“silicon-basedhardmaskcompositionandprocessofproducingsemiconductorintegratedcircuitdeviceusingthesame”的美国专利公开了一种硅基硬掩模组合物（silicon-basedhardmaskcomposition），以及一种利用该硅基硬掩模组合物来制作半导体集成电路的工艺方法。在该专利中提到所述硅基硬掩模组合物具有表面亲水性高、抗反射性能强、耐储藏能力好等优点，故在此基础上提出了一种利用该硅基硬掩模组合物来制作半导体集成电路的工艺方法，该方法在半导体衬底上由下至上依次形成碳基硬掩模（carbon-basedhardmask）、利用硅基硬掩模组合物制成的硅基硬掩模（silicon-basedhardmask）、光刻胶层，然后对光刻胶层进行曝光、显影，形成光刻胶图形，以光刻胶图形为掩模将图形转印到硅基硬掩模上，然后将图形转印到碳基硬掩模上，最后将图形转印到半导体衬底上。通过利用硅基硬掩模组合物可以将厚度很薄的光刻胶图形成功的转印到半导体衬底上。发明人发现，上述专利中的硅基硬掩模组合物除了可用来制成硅基硬掩模，以将厚度很薄的光刻胶图形成功的转印到半导体衬底上之外，所述硅基硬掩模组合物还可取代前面背景技术中所提到的现有RELACS材料作为一种新的RELACS材料，并且利用这种含硅的RELACS材料层所实现的自对准多重图形化方法可以解决现有自对准双重图形化方法所获得图形的侧壁垂直度不高，以及现有自对准双重图形化方法中底部抗反射涂层会被过多的刻蚀，以致底部抗反射涂层下方的半导体衬底可能会受到损伤的问题，下面通过三种实施方式来对本发明的技术方案进行详细说明。实施方式一图8是本发明的实施方式一中自对准多重图形化方法的制作流程图，如图8所示，该方法包括：步骤S1：提供半导体衬底，在半导体衬底上形成光刻胶图形。步骤S2：在半导体衬底及光刻胶图形上形成含硅的RELACS材料层。步骤S3：进行混合烘焙，在光刻胶图形表面形成交联层。步骤S4：去除未发生交联反应的含硅的RELACS材料层，以露出交联层。步骤S5：对交联层进行回刻直至露出光刻胶图形。步骤S6：去除光刻胶图形，剩余的交联层形成侧墙。图9至图15是本发明的实施方式一中利用自对准多重图形化方法在半导体衬底上形成图形的制作示意图，下面结合图8至图15对本发明实施方式一的技术方案进行详细说明。如图9所示，提供半导体衬底10，在半导体衬底10上至少形成一个光刻胶图形30，图中以四个光刻胶图形30为例。具体地，可在半导体衬底10上形成光刻胶层（未图示），然后对所述光刻胶层进行曝光、显影，以在半导体衬底10上形成光刻胶图形30。由于正性光刻胶具有较好的解析能力，能在光刻胶层上形成关键尺寸较小的图形，在一个实施例中，光刻胶图形30利用正性光刻胶制成。半导体衬底10包括通过本发明的自对准多重图形化方法能形成希望图形的相应层，所述相应层可以是导电层、半导体层或绝缘层，作为其中一个例子，半导体衬底10包括多晶硅层，利用本发明的自对准多重图形化方法可对该多晶硅层进行图形化处理，以形成多晶硅栅极。在一个实施例中，在对所述光刻胶层进行曝光时，为了减少在曝光光刻胶层时的反射，在半导体衬底10上形成所述光刻胶层之前先形成底部抗反射涂层（BARC）20，这样可以使得光刻胶图形30的侧壁形貌更佳。如图10所示，在半导体衬底10及光刻胶图形30上形成一层含硅的RELACS材料层40，含硅的RELACS材料层40将光刻胶图形30的表面覆盖住。含硅的RELACS材料层40是利用上述公开号为US20100279509A1的美国专利所公开的硅基硬掩模组合物制成。作为一个具体的实施例，可利用旋涂法形成含硅的RELACS材料层40。当半导体衬底10上形成有底部抗反射涂层20时，含硅的RELACS材料层40覆盖在底部抗反射涂层20及光刻胶图形30上。如图11所示，进行混合烘焙（mixingbake），在混合烘焙的作用下，残留在光刻胶图形30中的光酸分子因为受热而产生扩散运动，在扩散的过程中会同时产生新的光酸分子，这些光酸分子会扩散进入与光刻胶图形30接触的含硅的RELACS材料层40内，进而催化与光刻胶图形30接触的含硅的RELACS材料层40的交联反应，所述交联反应使得光刻胶图形30的表面形成交联层41，换言之，光刻胶图形30的顶部及侧壁上均覆盖有交联层41。由图中可知，交联层41的厚度h小于光刻胶图形30的宽度w。交联层41的厚度h与混合烘焙的温度有关，当混合烘焙的温度越高时，交联层41的厚度h越大。作为一个具体的实施例，所述混合烘焙的温度为60℃-300℃，混合烘焙的时间为30s-300s。如图12所示，去除图11中未发生交联反应的含硅的RELACS材料层40，以露出交联层41。在一个实施例中，利用显影液去除所述未发生交联反应的含硅的RELACS材料层40，然后，进行烘焙，以去除水分。作为一个具体的实施例，所述显影液可为TMAH（四甲基氢氧化铵）水溶液，其浓度可为2.38%（体积百分比）。结合图12及图13所示，对交联层41进行回刻，直至露出光刻胶图形30，剩余的位于光刻胶图形30两侧的交联层41形成侧墙42。根据回刻的刻蚀原理可知，侧墙42顶部的形状类似于弓形。作为一个具体的实施例，所述回刻所采用的刻蚀气体至少包括CO2、O2、N2、H2、CF4、Cl2中的一种。图14是现有自对准双重图形化方法所形成侧墙与本发明自对准多重图形化方法所形成侧墙的侧壁垂直度比较示意图，如图14所示，图中虚线部分表示光刻胶图形表面上的交联层，图中双点划线部分表示现有自对准双重图形化方法所形成侧墙，图中实线部分表示本发明自对准多重图形化方法所形成侧墙。发明人通过利用扫描式电子显微镜（FE-SEM）对利用本发明自对准多重图形化方法所获得图形的侧壁形貌进行检测后发现，与现有自对准双重图形化方法所形成侧墙相比，本发明所形成侧墙的侧壁垂直度更高，根据发明人所掌握的本领域相关知识，发明人分析其原因应该包括多种，例如含硅的RELACS材料层所形成交联层的刻蚀速率、刻蚀时所选用的刻蚀气体、刻蚀参数的选择、刻蚀时聚合物在刻蚀图形侧壁上的堆积速度、刻蚀时所产生等离子体的密度分布均匀性等因素均会影响侧墙的垂直度，其中，含硅的RELACS材料层所形成交联层的刻蚀速率对侧墙垂直度的影响如下：在对交联层（图中虚线部分）进行回刻时，当露出光刻胶图形30时停止刻蚀，而在相同的刻蚀条件下，本发明中含硅的RELACS材料经交联反应所产生的交联层的被刻蚀速率比现有RELACS材料经交联反应所产生的交联层的被刻蚀速率更快，换言之，含硅的RELACS材料经交联反应所产生的交联层与现有RELACS材料经交联反应所产生的交联层的刻蚀选择比大于1，因此，当光刻胶图形30上的交联层厚度相等时，本发明在此步骤中所需的刻蚀时间比现有所需的刻蚀时间更短，故本发明中侧墙顶部的被去除量小于现有侧墙顶部的被去除量，因而本发明侧墙的侧壁垂直度比现有侧墙的侧壁垂直度更高。另外，当半导体衬底10上形成有底部抗反射涂层20时，由于本发明中含硅的RELACS材料经交联反应所产生的交联层的被刻蚀速率比现有RELACS材料经交联反应所产生的交联层的被刻蚀速率更快，因此，本发明中含硅的RELACS材料经交联反应所产生的交联层与底部抗反射涂层20的刻蚀选择比，大于现有RELACS材料经交联反应所产生的交联层与底部抗反射涂层的刻蚀选择比，因此，如图13所示，在回刻形成侧墙42时，本发明中底部抗反射涂层20的被刻蚀量更少，故底部抗反射涂层20被刻穿的可能性更小，减少了对半导体衬底10造成损伤的概率。如图15所示，去除图13所示的光刻胶图形30，半导体衬底10上的多个侧墙42（图中以8个为例）彼此之间存在间隔。在一个实施例中，利用显影液去除光刻胶图形30。作为一个具体的实施例，所述显影液为TMAH的水溶液。比较图15与图9可知，侧墙42的密度是光刻胶图形30密度的两倍，相邻两个侧墙42之间的间距小于相邻两个光刻胶图形30之间的间距。形成侧墙42之后，可直接以侧墙42为掩模对半导体衬底10上的相应层进行刻蚀，以形成希望得到的图形，如多晶硅栅极。当半导体衬底10上形成有底部抗反射涂层20时，结合图15及图16所示，先以侧墙42为掩模对底部抗反射涂层20进行刻蚀，形成多个（图中以8个为例）底部抗反射涂层图形21，然后可以底部抗反射涂层图形21为掩模对半导体衬底10上的相应层进行刻蚀，以形成希望得到的图形（未图示）。由上述可知，上述实施方式一中的自对准多重图形化方法实质上为自对准双重图形化方法。实施方式二图17至图22是本发明的实施方式二中利用自对准多重图形化方法在半导体衬底上形成图形的制作示意图，下面结合图17至图22对本发明实施方式二的技术方案进行详细说明。如图17所示，提供半导体衬底10＇，在半导体衬底10＇上至少形成一个光刻胶图形30＇，图中以四个光刻胶图形30＇为例。具体地，可在半导体衬底10＇上形成光刻胶层（未图示），然后对所述光刻胶层进行曝光、显影，以在半导体衬底10＇上形成光刻胶图形30＇。在一个实施例中，光刻胶图形30＇利用正性光刻胶制成。在一个实施例中，在对所述光刻胶层进行曝光时，为了减少在曝光光刻胶层时的反射，在半导体衬底10＇上形成所述光刻胶层之前先形成底部抗反射涂层（BARC）20＇，这样可以使得光刻胶图形30＇的侧壁形貌更佳。如图18所示，在半导体衬底10＇及光刻胶图形30＇上形成一层含硅的RELACS材料层40＇，含硅的RELACS材料层40＇将光刻胶图形30＇的表面覆盖住。含硅的RELACS材料层40＇是利用上述公开号为US20100279509A1的美国专利所公开的硅基硬掩模组合物制成。作为一个具体的实施例，可利用旋涂法形成含硅的RELACS材料层40＇。当半导体衬底10＇上形成有底部抗反射涂层20＇时，含硅的RELACS材料层40＇覆盖在底部抗反射涂层20＇及光刻胶图形30＇上。如图19所示，进行混合烘焙（mixingbake），在混合烘焙的作用下，残留在光刻胶图形30＇中的光酸分子因为受热而产生扩散运动，在扩散的过程中会同时产生新的光酸分子，这些光酸分子会扩散进入与光刻胶图形30＇接触的含硅的RELACS材料层40＇内，进而催化与光刻胶图形30＇接触的含硅的RELACS材料层40＇的交联反应，所述交联反应使得光刻胶图形30＇的表面形成交联层41＇，换言之，光刻胶图形30＇的顶部及侧壁上均覆盖有交联层41＇。交联层41＇的厚度h＇与混合烘焙的温度有关，当混合烘焙的温度越高时，交联层41＇的厚度h＇越大。作为一个具体的实施例，所述混合烘焙的温度为60℃-300℃，混合烘焙的时间为30s-300s。如图20所示，对图19所示的RELACS材料层40＇及交联层41＇进行回刻，直至露出光刻胶图形30＇。进行回刻之后，光刻胶图形30＇顶部的交联层41＇被去除，剩余的位于光刻胶图形30＇两侧的交联层41＇形成侧墙42＇，相邻两个侧墙42＇（此两个侧墙分别形成在不同光刻胶图形30＇的侧壁上）之间填充有未发生交联反应的RELACS材料层40＇。作为一个具体的实施例，回刻所采用的刻蚀气体至少包括CO2、O2、N2、H2、CF4、Cl2中的一种。结合图20及图21所示，去除光刻胶图形30＇及未发生交联反应的RELACS材料层40＇，半导体衬底10＇上多个侧墙42＇彼此之间存在间隔。在一个实施例中，利用显影液去除光刻胶图形30＇及未发生交联反应的RELACS材料层40＇。作为一个具体的实施例，所述显影液是TMAH的水溶液。比较图21与图17可知，由于本实施方式中侧墙42＇的形成方法与实施方式一中侧墙42的形成方法并不相同，致使本实施方式中侧墙42＇的形状与实施方式一中侧墙42（对照图15所示）的形状有所区别：实施方式一中侧墙42的顶端呈弓形，而本实施方式中侧墙42＇的顶端不会被刻蚀，故呈矩形，理由如下：在对RELACS材料层40＇及交联层41＇进行回刻时，当露出光刻胶图形30＇时停止刻蚀，且刻蚀停止时高出光刻胶图形30＇的交联层41＇在同一时间被刻蚀完，因此侧墙42＇的端部不会被刻蚀，故侧墙42＇的端部呈矩形。另外，经交联反应形成的交联层41＇厚度是均匀的（当RELACS材料层40＇的烘焙时间较长如30s-300s时可以确保交联层41＇厚度是均匀的），因此侧墙42＇的垂直度很高，因而与现有自对准双重图形化方法所形成侧墙相比，本发明实施方式二所形成侧墙的侧壁垂直度更高。进一步地，发明人利用扫描式电子显微镜（FE-SEM）对利用本发明实施方式二所提供自对准多重图形化方法所获得图形即侧墙42＇的侧壁形貌进行了检测，检测结果也证明侧墙42＇的垂直度较高。当半导体衬底10＇上形成有底部抗反射涂层20＇时，如图20所示，在回刻形成侧墙42＇时由于底部抗反射涂层20＇被RELACS材料层40＇覆盖住，因此本发明中底部抗反射涂层20＇不会被刻蚀，因而不会对半导体衬底10＇造成损伤。比较图21与图17可知，侧墙42＇的密度是光刻胶图形30＇密度的两倍，相邻两个侧墙42＇之间的间距小于相邻两个光刻胶图形30＇之间的间距。形成侧墙42＇之后，可直接以侧墙42＇为掩模对半导体衬底10＇上的相应层进行刻蚀，以形成希望得到的图形，如多晶硅栅极。当半导体衬底10＇上形成有底部抗反射涂层20＇时，结合图21及图22所示，先以侧墙42＇为掩模对底部抗反射涂层20＇进行刻蚀，形成多个（图中以8个为例）底部抗反射涂层图形21＇，然后可以底部抗反射涂层图形21＇为掩模对半导体衬底10＇上的相应层进行刻蚀，以形成希望得到的图形（未图示）。由上述内容可知，上述实施方式二中的自对准多重图形化方法实质上为自对准双重图形化方法。实施方式三当半导体衬底10＇上形成有底部抗反射涂层20＇，且形成有多个底部抗反射涂层图形21＇时，在实施方式二的基础上，如图23所示，去除图22所示的侧墙42＇，继续在半导体衬底10＇及底部抗反射涂层图形21＇上形成无定形碳（amorpouscarbon）层50，无定形碳层50将底部抗反射涂层图形21＇的顶部及侧壁覆盖住。如图24所示，对图23所示的无定形碳层50进行回刻，直至露出底部抗反射涂层图形21＇，剩余的位于底部抗反射涂层图形21＇两侧的无定形碳层50构成侧墙51。如图25所示，去除图24所示的底部抗反射涂层图形21＇，多个侧墙51彼此之间存在间隔。比较图25与图21、图17可知，半导体衬底10＇上侧墙51的密度是侧墙42＇密度的两倍，侧墙51的密度是光刻胶图形30＇的三倍。因而，本实施方式中的自对准多重图形化方法实质上为自对准三重图形化（Self-alignedTripleDoublePatterning，简称SATP）方法。上述通过实施例的说明，应能使本领域专业技术人员更好地理解本发明，并能够再现和使用本发明。本领域的专业技术人员根据本文中所述的原理可以在不脱离本发明的实质和范围的情况下对上述实施例作各种变更和修改是显而易见的。因此，本发明不应被理解为限制于本文所示的上述实施例，其保护范围应由所附的权利要求书来界定。