多排qfn封装结构和制作方法
【专利摘要】本发明公开了一种多排QFN封装结构和制作方法，该方法包括以下步骤：在基材上涂布掩膜层，然后光照、显影，形成开口；在开口上电镀或化学镀，形成镀层；去除掩膜层；对基材一面进行半蚀刻；在基材另一面进行装片；键合；键合后，进行塑封；对半蚀刻的一面进行腐蚀，切断I/O之间的联系；腐蚀后对该面进行塑封，使镀层的表面裸露。本发明通过两次塑封实现多排QFN的制作。该方法可以用以键合和Flipchip（倒装芯片）的QFN。现有的通过两次塑封实现多排QFN的技术，第一次塑封在装片和键合之前，塑封料对装片和键合会产生影响。本发明两次塑封都在键合之后，通过采用本发明的制作方法，消除了塑封料对装片和键合的影响。
【专利说明】多排QFN封装结构和制作方法
【技术领域】
[0001]本发明涉及一种半导体封装结构和制作方法，具体涉及多排QFN半导体封装的结构和制作方法。
【背景技术】
[0002]QFN (Quad Flat No-lead Package,方形扁平无引脚封装)是一种焊盘尺寸小、体积小、以塑料作为密封材料的新兴的表面贴装芯片封装技术。QFN半导体封装形式由于尺寸小，散热性能好被广发应用。多排QFN可进一步增加I/O数量，使QFN封装得到了更加广泛的应用。目前有几种多排QFN的制作方法。但现有的制作方法，最终制备的多排QFN封装结构，会产生打线不牢靠，焊接不良，塑封料对装片和键合有一定的影响，使最终的产品可靠性降低。
【发明内容】
[0003]在下文中给出关于本发明的简要概述，以便提供关于本发明的某些方面的基本理解。应当理解，这个概述并不是关于本发明的穷举性概述。它并不是意图确定本发明的关键或重要部分，也不是意图限定本发明的范围。其目的仅仅是以简化的形式给出某些概念，以此作为稍后论述的更详细描述的前序。
[0004]本发明提供一种多排QFN封装结构的制作方法，该方法消除了塑封料对装片和键合的影响，产品可靠性高。
[0005]本发明还提供了一种多排QFN封装结构。
[0006]为了实现上述目的，本发明采用的技术方案是:一种多排QFN封装结构的制作方法，包括以下步骤:
[0007]SlOl:在基材上涂布掩膜层，然后光照、显影，形成开口 ；
[0008]S102:在开口上电镀或化学镀，形成镀层；
[0009]S103:去除掩膜层；
[0010]S104:对基材一面进行半蚀刻；
[0011]S105:在基材另一面进行装片；
[0012]S106:键合；
[0013]S107:键合后，进行塑封；
[0014]S108:对半蚀刻的一面进行腐蚀，切断输入输出端口之间的联系；
[0015]S109:腐蚀后对该面进行塑封，使镀层的表面裸露。
[0016]本发明通过两次塑封实现多排QFN的制作。该方法可以用以键合和Flipchip(倒装芯片)的QFN。现有的通过两次塑封实现多排QFN的技术，第一次塑封在装片和键合之前，塑封料对装片和键合会产生影响。本发明两次塑封都在键合之后，通过采用本发明的制作方法，消除了塑封料对装片和键合的影响。【专利附图】
【附图说明】
[0017]为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0018]图1为本发明实施例提供的多排QFN封装结构的制作方法流程图；
[0019]图2为在基材上涂布掩膜层，光照，显影后的结构示意图；
[0020]图3为开口电镀或化学镀后的结构示意图；
[0021]图4为掩膜层去除后的结构示意图；
[0022]图5为基材一面半蚀刻后的结构不意图；
[0023]图6为装片后的结构示意图；
[0024]图7为键合后的结构示意图；
[0025]图8为塑封后的结构示意图；
[0026]图9为腐蚀后的结构示意图；
[0027]图10为第二次塑封后的结构示意图；
[0028]图11为选择在镀层上方局部加绝缘材料的结构示意图；
[0029]图12为镀层上有绝缘层的多排QFN封装结构的断面图。
[0030]附图标记:
[0031]1-基材；2_掩膜层；3_开□ ;4_镀层；5_塑封料；6_绝缘层;7_金线；8_芯片；9_薄膜。
【具体实施方式】
[0032]为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。在本发明的一个附图或一种实施方式中描述的元素和特征可以与一个或更多个其它附图或实施方式中示出的元素和特征相结合。应当注意，为了清楚的目的，附图和说明中省略了与本发明无关的、本领域普通技术人员已知的部件和处理的表示和描述。基于本发明中的实施例，本领域普通技术人员在没有付出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0033]参见图1，一种多排QFN封装结构的制作方法，包括以下步骤:
[0034]SlOl:在基材上涂布掩膜，然后光照、显影，形成开口 ；
[0035]S102:在开口上电镀或化学镀，形成镀层；掩膜
[0036]S103:去除掩膜层；
[0037]S104:对基材一面进行半蚀刻；
[0038]S105:在基材另一面进彳丁装片；
[0039]S106:键合；
[0040]S107: 一次塑封:
[0041]键合后，进行塑封；
[0042]S108:对半蚀刻的一面进行腐蚀,切断I/O (in put/output,输入输出端子)之间的联系；
[0043]S109: 二次塑封:
[0044]腐蚀后对该面进行塑封，使镀层的表面裸露。
[0045]本发明的掩膜可以是干膜、湿膜或光刻胶。
[0046]本发明优选的实施例:
[0047]一种多排QFN封装结构的制作方法，包括以下步骤:
[0048]参见图2，SlOl:在基材I上涂布掩膜层2，然后光照、显影，形成开口 3 ；
[0049]基材I为铜合金或铜。
[0050]参见图3，S102:在开口 3上电镀或化学镀，形成镀层4 ；
[0051]镀层4为镍钯金复合层或镍金复合层，其中镍在最底层，在基材上，最顶层为金。也可以为其他金属层。
[0052]参见图4，S103:去除掩膜层2 ;
[0053]参见图5，S104:对基材I 一面进行半蚀刻；
[0054]参见图6，S105:在基材I另一面进行装片；
[0055]在镀层4上涂覆导电胶、不导电胶或film (薄膜)，然后加装芯片8。具体可以选用薄膜9，在薄膜9上再加装芯片8。也可以在需要装片的下方不设置镀层。
[0056]参见图7，S106:键合；
[0057]键合前可以进行plasma (等离子)清洗处理，除去表面的灰尘，提高键合的可靠性。键合可选用金线键合、铜线键合或合金线键合，键合优选采用金线7。
[0058]参见图8，S107:键合后，进行塑封；
[0059]采用塑封料5，对键合的一面进行一次塑封。一次塑封前，可以进行plasma (等离子)清洗处理，除去表面的灰尘，提高产品的可靠性。
[0060]参见图9，S108:对半蚀刻的一面进行腐蚀，切断I/O之间的联系；
[0061]腐蚀可以采用不同的化学溶液，化学溶液选用现有的腐蚀溶液即可。
[0062]参见图10，S109:腐蚀后对该面进行塑封，使镀层4的表面裸露。采用塑封料5进行二次塑封，采用flim assist (薄膜辅助)塑封。来减小mold flash (模子溢料),裸露I/O的金属表面。
[0063]参见图11，S1010:在镀层4与芯片9之间设置绝缘层6。
[0064]在镀层上方，镀层与芯片的连接之间，局部加设置绝缘材料，将镀层4走线层选择性的覆盖，这样芯片下方的镀层可以走线，进一步提高I/o数量，增加灵活性。本步骤在装片之前进行。
[0065]参见图12，为镀层上有绝缘层的多排QFN断面图。
[0066]本发明还提供一种多排QFN封装结构，按照上述的制作方法制作得到。
[0067]本发明通过半蚀刻的基材，两次塑封和一次对基材的腐蚀，实现多排QFN封装结构的制作。
[0068]在本发明上述各实施例中，实施例的序号和/或先后顺序仅仅便于描述，不代表实施例的优劣。对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
[0069]在本发明的装置和方法等实施例中，显然，各部件或各步骤是可以分解、组合和/或分解后重新组合的。这些分解和/或重新组合应视为本发明的等效方案。同时，在上面对本发明具体实施例的描述中，针对一种实施方式描述和/或示出的特征可以以相同或类似的方式在一个或更多个其它实施方式中使用，与其它实施方式中的特征相组合，或替代其它实施方式中的特征。
[0070]应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。
[0071]最后应说明的是:虽然以上已经详细说明了本发明及其优点，但是应当理解在不超出由所附的权利要求所限定的本发明的精神和范围的情况下可以进行各种改变、替代和变换。而且，本发明的范围不仅限于说明书所描述的过程、设备、手段、方法和步骤的具体实施例。本领域内的普通技术人员从本发明的公开内容将容易理解，根据本发明可以使用执行与在此所述的相应实施例基本相同的功能或者获得与其基本相同的结果的、现有和将来要被开发的过程、设备、手段、方法或者步骤。因此，所附的权利要求旨在在它们的范围内包括这样的过程、设备、手段、方法或者步骤。
【权利要求】
1.一种多排QFN封装结构的制作方法，其特征在于，包括以下步骤: 5101:在基材上涂布掩膜层，然后光照、显影，形成开口 ； 5102:在开口上电镀或化学镀，形成镀层； 5103:去除掩膜层； 5104:对基材一面进行半蚀刻； 5105:在基材另一面进行装片； 5106:键合； 5107:键合后，进行塑封； 5108:对半蚀刻的一面进行腐蚀，切断输入输出端口之间的联系； 5109:腐蚀后对该面进行塑封，使镀层的表面裸露。
2.根据权利要求1所述的多排QFN封装结构的制作方法，其特征在于， 所述步骤S109之后还包括: S1010:在镀层与芯片之间设置绝缘层。
3.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述基材为铜合金或铜。
4.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述镀层为镍钯金复合层或镍金复合层。
5.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述步骤S105具体包括:在镀层上涂覆导电胶、不导电胶或薄膜，然后加装芯片。
6.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述步骤S105之后和步骤S106之前还包括进行等离子清洗处理的步骤。
7.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述步骤S106之后和步骤S107之前还包括进行等离子清洗处理的步骤。
8.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述键合为金线键合、铜线键合或合金线键合。
9.根据权利要求1或2所述的多排QFN封装结构的制作方法，其特征在于，所述步骤S109中的塑封为薄膜辅助塑封。
10.一种多排QFN封装结构，其特征在于，按照权利要求1-9任一项所述的制作方法制作得到。
【文档编号】H01L21/56GK103474362SQ201310380071
【公开日】2013年12月25日 申请日期:2013年8月27日 优先权日:2013年8月27日
【发明者】张童龙, 张卫红 申请人:南通富士通微电子股份有限公司