集成电路器件及其制造方法与流程

本发明构思涉及集成电路器件及其制造方法，并且，更具体地，涉及包括化合物半导体纳米线的集成电路器件及其制造方法。

背景技术：

随着半导体器件的集成密度增大，已经有通过使用诸如应变沟道、高k电介质层和金属栅极的各种材料改善晶体管性能的努力。然而，随着晶体管的栅长度逐渐减小，使用这些晶体管的集成电路器件的可靠性和性能可能被影响。

技术实现要素：

本发明构思提供一种集成电路器件，该集成电路器件能够通过提供具有精确控制的栅长度的晶体管而实现高的可靠性和性能。

本发明构思还提供一种制造集成电路器件的方法，凭借该方法具有精确控制的栅长度的晶体管可以通过低成本、简单的工艺来制造。

根据本发明构思的一方面，一种集成电路器件可以包括：包括主表面的衬底；化合物半导体纳米线，其在垂直于主表面的第一方向上从主表面延伸并且包括在第一方向上交替布置的第一部分和第二部分；覆盖第一部分的栅电极；以及在第一部分与栅电极之间的栅电介质层。第一部分和第二部分具有彼此相同的成分并且具有彼此不同的晶相。

根据本发明构思的另一方面，一种制造集成电路器件的方法可以包括：形成化合物半导体纳米线，其在垂直于衬底的主表面的第一方向上从主表面延伸并且包括第一部分和一对第二部分，第一部分和该对第二部分在第一方向上交替布置使得该对第二部分的各第二部分邻接第一部分的两端，并且第一部分在该对第二部分的各第二部分之间；通过选择性地蚀刻在化合物半导体纳米线中的第一部分和一对第二部分中的第一部分并且提供具有由该对第二部分的各第二部分限制的垂直长度的空间来减小第一部分的宽度；以及在空间中形成栅电介质层和栅电极。第一部分和第二部分具有彼此相同的成分并且具有彼此不同的晶相。

根据本发明构思的另一方面，一种集成电路器件可以包括：具有主表面的衬底；化合物半导体纳米线，其在垂直于主表面的第一方向上从主表面延伸并且包括下第二部分、在下第二部分上的第一部分和在第一部分上的上第二部分；以及在第一部分上的栅电极。栅电极的一部分可以在第一方向上在上第二部分与下第二部分之间。第一部分可以具有与上第二部分和下第二部分不同的晶相。

附图说明

从以下结合附图的详细描述，本发明构思的实施方式将被更清楚地理解，附图中：

图1是根据本发明构思的实施方式的集成电路器件的构造的剖面图；

图2a至图2c是根据本发明构思的示例实施方式沿图1的线ii-ii'截取的集成电路器件的各种修改示例构造的剖面图；

图3是根据本发明构思的其它实施方式的集成电路器件的构造的剖面图；

图4是根据本发明构思的其它实施方式的集成电路器件的构造的剖面图；

图5是根据本发明构思的其它实施方式的集成电路器件的构造的剖面图；

图6是根据本发明构思的其它实施方式的集成电路器件的构造的剖面图；

图7a至图7c是根据本发明构思的其它实施方式的集成电路器件的图，其中图7a是集成电路器件的构造的布局，图7b是沿图7a的线b-b'截取的剖面图，图7c是沿图7a的线c-c'截取的剖面图；

图8a至图8i是示出根据本发明构思的实施方式制造集成电路器件的方法的剖面图；

图9a和图9b是示出根据本发明构思的其它实施方式制造集成电路器件的方法的剖面图；

图10a至图15b是示出根据本发明构思的其它实施方式制造集成电路器件的方法的剖面图，其中图10a、图11a、…、图15a是对应于沿图7a的线b-b'截取的剖面的部分的剖面图，以及图10b、图11b、…、图15b是对应于沿图7a的线c-c'截取的剖面的部分的剖面图；以及

图16是包括根据本发明构思的实施方式的集成电路器件的电子系统的框图。

具体实施方式

在下文中，将参照附图详细描述实施方式。相同的附图标记在图中始终表示相同的元件，并且其重复描述将被省略。

图1是根据本发明构思的实施方式的集成电路器件100的构造的剖面图。

参照图1，集成电路器件100可以包括具有主表面110m的衬底110，以及在垂直于主表面110m的第一方向(例如方向z)上从衬底110的主表面110m延伸的化合物半导体纳米线120。在此使用的术语“纳米线”可以指具有大约10nm或更小的直径的三维结构。

衬底110的主表面110m可以具有{111}晶面。

化合物半导体纳米线120可以具有其中第一部分122和第二部分126在第一方向(例如方向z)上交替布置在衬底110上的结构。在一些实施方式中，一对第二部分126可以分别邻接第一部分122的两端，其中第一部分122在中间。第一部分122和第二部分126可以具有彼此相同的成分并且可以具有彼此不同的晶相。

化合物半导体纳米线120可以包括iii-v族材料。在一些实施方式中，化合物半导体纳米线120可以包括化合物半导体，该化合物半导体包括作为iii族元素的铟(in)、镓(ga)和铝(al)中的至少一种以及作为v族元素的砷(as)、磷(p)和锑(sb)中的至少一种。第一部分122和第二部分126可以包括具有彼此相同的成分的iii-v族材料但是可以具有彼此不同的晶相。

化合物半导体纳米线120可以具有其中闪锌矿(zb)晶相和纤锌矿(wz)晶相交替地且规律地布置的晶相超结构(crystalphasesuperstructure)。在一些实施方式中，第一部分122和第二部分126可以具有彼此不同的晶相，并且晶相可以选自zb晶相和wz晶相。在一些实施方式中，第一部分122可以具有wz晶相，第二部分126可以具有zb晶相。在其它实施方式中，第一部分122可以具有zb晶相，第二部分126可以具有wz晶相。

在本发明构思的一些实施方式中，化合物半导体纳米线120可以包括例如gaas、gap、inp、inas、insb、gasb、ingap、ingaas、ingasb、gaassb和/或gaasp。

虽然图1示出了化合物半导体纳米线120包括一个第一部分122以及分别邻接第一部分122的两端并且第一部分122在中间的一对第二部分126，但是本发明构思不限于此。例如，化合物半导体纳米线120可以包括多个第一部分122和多个第二部分126，并且多个第一部分122和多个第二部分126可以在化合物半导体纳米线120的长度方向(例如方向z)上交替布置。

在化合物半导体纳米线120中，第一部分122在平行于衬底110的主表面110m的第二方向上(例如在方向x上)可以具有第一宽度w1。此外，第二部分126在第二方向上可以具有第二宽度w2，第二宽度w2大于第一宽度w1。在一些实施方式中，第一宽度w1可以是大约5至10nm，但本发明构思不限于此。

围绕第一部分122的栅电极ge1可以形成在第一部分122的外围区域中。在化合物半导体纳米线120中，栅电介质层134可以设置在第一部分122与栅电极ge1之间。第一部分122可以提供包括栅电极ge1的晶体管tr1的垂直沟道区域ch1。

图2a至图2c是根据本发明构思的示例实施方式沿图1的线ii-ii'截取的集成电路器件100的各种修改示例构造的剖面图。

在一些实施方式中，如图2a所示，在集成电路器件100中提供晶体管tr1的垂直沟道区域ch1的第一部分122的剖面可以具有圆形形状。因此，围绕第一部分122的栅电介质层134和栅电极ge1的剖面可以每个具有环形形状，因此，可以提供具有栅极全包围(gaa)结构的晶体管。

在一些实施方式中，如图2b和图2c所示，在集成电路器件100中提供晶体管tr1的垂直沟道区域ch1的第一部分122的剖面可以具有各种六边形形状。因此，围绕第一部分122的栅电介质层134和栅电极ge1可以每个具有对应于第一部分122的剖面形状的六边形剖面形状，因此，可以提供具有gaa结构的晶体管。

虽然图2a至图2c示出了其中提供垂直沟道区域ch1的第一部分122的剖面具有圆形或六边形形状的情况，但是本发明构思不限于此。例如，第一部分122的剖面可以具有诸如例如四边形的各种多边形形状，或者可以具有椭圆形形状。

再参照图1，衬底110可以包括从主表面110m形成在衬底110中的源极区110s。源极区110s可以包括掺杂有第一掺杂剂的杂质区域。

漏极区126d可以形成在化合物半导体纳米线120中包括的多个第二部分126中的第二部分126的至少一部分中。在一些实施方式中，漏极区126d可以形成在多个第二部分126中被至少一个第一部分122与衬底110分隔的第二部分126中。漏极区126d可以包括掺杂有第二掺杂剂的杂质区域。

在一些实施方式中，源极区110s和漏极区126d的每个可以包括具有大约10¹⁷原子/cm³或更大的掺杂深度的杂质区域，但本发明构思不限于此。在一些实施方式中，源极区110s和漏极区126d可以是n型掺杂区域或p型掺杂区域。

用于掺杂源极区110s的第一掺杂剂和用于掺杂漏极区126d的第二掺杂剂可以根据衬底110和第二部分126的各自成分材料被不同地选择。在一些实施方式中，根据衬底110和第二部分126的各自成分材料，第一掺杂剂和第二掺杂剂可以每个选自可用作施主或受主的元素，例如be、mg、zn、cd、c、si、ge、sn、s、se和/或te。

在一些实施方式中，源极区110s中的第一掺杂剂和漏极区126d中的第二掺杂剂可以包括彼此不同的元素。在一些实施方式中，源极区110s中的第一掺杂剂和漏极区126d中的第二掺杂剂可以包括彼此相同的元素。

在一些实施方式中，提供垂直沟道区域ch1的第一部分122可以具有与源极区110s和漏极区126d中的掺杂类型相反的掺杂类型。例如，当源极区110s和漏极区126d的掺杂类型是n型时，第一部分122的掺杂类型可以是p型。在一些实施方式中，当源极区110s和漏极区126d的掺杂类型是p型时，第一部分122的掺杂类型可以是n型。在一些实施方式中，提供垂直沟道区域ch1的第一部分122可以包括未掺杂的材料。

衬底110可以包括诸如例如硅(si)或锗(ge)的半导体，或诸如例如sige、sic、gaas、inas或inp的化合物半导体。在一些实施方式中，衬底110可以包括iii-v族材料和iv族材料中的至少一种。iii-v族材料可以是包括至少一种iii族元素和至少一种v族元素的二元、三元或四元化合物。iii-v族材料可以是包括作为iii族元素的in、ga和al中的至少一种以及作为v族元素的as、p和sb中的至少一种的化合物。例如，iii-v族材料可以选自inp、inzga1-zas(0≤z≤1)和alzga1-zas(0≤z≤1)。二元化合物可以是例如inp、gaas、inas、insb和gasb中的一种。三元化合物可以是ingap、ingaas、alinas、ingasb、gaassb和gaasp中的一种。iv族材料可以是si或ge。然而，可在根据本发明构思的一个或更多个实施方式的集成电路器件中使用的iii-v族材料和iv族材料不限于以上示例。

在一些实施方式中，栅电介质层134可以包括接触提供垂直沟道区域ch1的第一部分122的界面层，以及覆盖界面层的高k电介质层。界面层可以通过氧化第一部分122的表面获得。界面层可以包括具有9或更小的介电常数的低k电介质材料层，例如硅氧化物膜、硅氮氧化物膜、ga氧化物膜、ge氧化物膜或iii-v族材料的氧化物。

在一些实施方式中，构成栅电介质层134的高k电介质层可以包括具有比界面层的介电常数更大的介电常数的材料。例如，高k电介质层可以具有大约10至25的介电常数。高k电介质层可以包括选自例如铪氧化物、铪氮氧化物、铪硅氧化物、镧氧化物、镧铝氧化物、锆氧化物、锆硅氧化物、钽氧化物、钛氧化物、钡锶钛氧化物、钡钛氧化物、锶钛氧化物、钇氧化物、铝氧化物、铅钪钽氧化物、铌酸铅锌和其组合的材料。然而，高k电介质层的材料不限于以上示例。

栅电极ge1可以包括功函数控制含金属层。在一些实施方式中，栅电极ge1还可以包括填充形成在功函数控制含金属层的上部中的间隙的间隙填充含金属层。在一些实施方式中，栅电极ge1可以包括金属氮化物层和/或金属层。金属氮化物层和/或金属层可以每个包括选自例如钛(ti)、钨(w)、钌(ru)、铌(nb)、钼(mo)、铪(hf)、镍(ni)、钴(co)、铂(pt)、镱(yb)、铽(tb)、镝(dy)、铒(er)和钯(pd)的至少一种金属。在一些实施方式中，栅电极ge1可以包括tialc/tin的堆叠结构、tin/tan/tialc/tin的堆叠结构、或者tin/tan/tin/tialc/tin的堆叠结构。在以上堆叠结构中，tialc层或tin层可以用作功函数控制含金属层。

图3是根据本发明构思的其它实施方式的集成电路器件100a的构造的剖面图。

参照图3，集成电路器件100a一般具有与图1所示的集成电路器件100的构造相同的构造。然而，集成电路器件100a还可以包括布线层150，其接触栅电极ge1并且在衬底110上在与第一部分122的高度基本相同的高度处平行于衬底110的主表面110m延伸。布线层150可以用作栅接触布线层。

在化合物半导体纳米线120的长度方向(例如方向z)上，衬底110与栅电极ge1之间的第一最短距离l1可以小于衬底110与布线层150之间的第二最短距离l2。第一最短距离l1与第二最短距离l2之间的距离差δd1可以大于0。例如，距离差δd1可以是大约0.1～3nm，但本发明构思不限于此。

此外，在化合物半导体纳米线120的长度方向(例如方向z)上，栅电极ge1的最高表面可以比布线层150的最高表面离衬底110更远。栅电极ge1的离衬底110最远的表面(即栅电极ge1的最高表面)与布线层150的离衬底110最远的表面(即布线层150的最高表面)之间的距离差δd2可以大于0。例如，距离差δd2可以是大约0.1～3nm，但本发明构思不限于此。

距离差δd1和δd2的每个可以具有大于0的值，使得在化合物半导体纳米线120的长度方向(例如方向z)上，布线层150的形成区域可以不在栅电极ge1的垂直长度范围(即栅电极ge1在z方向上的长度)之外。距离差δd1和δd2可以在布线层150与栅电极ge1之间提供对准余量。也就是，在布线层150的形成工艺期间用于控制布线层150的形成位置的工艺余量可以增加距离差δd1和δd2之多。

在一些实施方式中，布线层150可以包括金属层。在一些实施方式中，布线层150可以具有包括导电阻挡膜和金属层的堆叠结构。导电阻挡膜可以包括例如tin、tan、aln、wn或其组合。金属层可以包括例如w、cu、al、其合金和/或其组合。然而，导电阻挡膜和金属层的成分材料不限于以上示例。

绝缘掩模层112和下绝缘间隔物142可以顺序堆叠在衬底110与布线层150之间。

绝缘掩模层112可以覆盖一对第二部分126中更靠近衬底110的第二部分126的侧壁的一部分。在一些实施方式中，绝缘掩模层112可以包括硅氮化物(sin)和/或二氧化硅(sio2)，但绝缘掩模层112的材料不限于以上示例。

下绝缘间隔物142可以覆盖栅电极ge1的下侧的一部分、栅电介质层134的一部分以及与第一部分122相邻的一对第二部分126中更靠近衬底110的第二部分126的侧壁。

上绝缘间隔物152可以在布线层150上。上绝缘间隔物152可以覆盖栅电极ge1的上侧的一部分、栅电介质层134的一部分以及与第一部分122相邻的一对第二部分126中离衬底110更远的第二部分126的侧壁。

布线层150可以包括板型导电层，其在下绝缘间隔物142与上绝缘间隔物152之间平行于衬底110的主表面110m延伸。

在一些实施方式中，下绝缘间隔物142和上绝缘间隔物152的每个可以包括选自例如sin、sicn、siocn、sio2和其组合的材料，但是下绝缘间隔物142和上绝缘间隔物152的每个的材料不限于以上示例。

参照图1至图3描述的根据本发明构思的实施方式的集成电路器件100和100a可以包括晶体管tr1，其将能够显著减小短沟道效应并减少功耗的化合物半导体纳米线120用作沟道ch1。因此，可以提供可以以快速载流子移动速率来超越硅半导体的极限的下一代集成电路器件。此外，以自对准方式被精确控制的栅长度lg1(参照图1)可以使用其中zb晶相和wz晶相规律地布置在化合物半导体纳米线120中的晶相超结构而被提供，因此，可以避免诸如根据集成电路器件100和100a中栅长度的分布(distribution)的性能退化的问题，并且可以实现高的可靠性和性能。

图4是根据本发明构思的其它实施方式的集成电路器件200的构造的剖面图。在图4中，与图1至图3中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

除了栅电介质层234可以在不仅覆盖第一部分122的侧壁而且覆盖分别连接到第一部分122两端的一对第二部分126的每个的侧壁的同时沿化合物半导体纳米线120的外侧壁延伸，并且栅电极ge2的外侧壁可以与栅电介质层234的覆盖第二部分126的侧壁的部分的外侧壁对准地延伸之外，图4中示出的集成电路器件200一般具有与图3中示出的集成电路器件100a的构造相同的构造。

栅电介质层234和栅电极ge2的详细构造与以上参照图1至图3的关于栅电介质层134和栅电极ge1的描述相同。

参照图4描述的根据实施方式的集成电路器件200可以包括晶体管tr2，其将能够显著减小短沟道效应并减小功耗的化合物半导体纳米线120用作沟道ch1。因此，可以提供可以以快速载流子移动速率来超越硅半导体的极限的下一代集成电路器件。此外，以自对准方式被精确控制的栅长度lg2可以使用其中zb晶相和wz晶相规律地布置在化合物半导体纳米线120中的晶相超结构而被提供。此外，由于栅电介质层234在覆盖从第一部分122的侧壁到连接于第一部分122两端的一对第二部分126的每个的侧壁的同时沿化合物半导体纳米线120的外壁延伸，所以栅电介质层234可以用作布线层150与化合物半导体纳米线120之间的阻挡膜。因此，当布线层150形成时，可以减少或防止布线层150(或其材料)与化合物半导体纳米线120之间不希望的反应发生，并且可以提高集成电路器件200的集成密度。

图5是根据本发明构思的其它实施方式的集成电路器件300的构造的剖面图。在图5中，与图1至图3中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

图5中示出的集成电路器件300一般具有与图3中示出的集成电路器件100a的构造相同的构造。然而，在集成电路器件300中，分别邻接第一部分122两端的一对第二部分126可以具有截断形状部分326t，该截断形状部分326t在该对第二部分126的各第二部分126的邻接第一部分122的端部中朝第一部分122具有逐渐减小的宽度从而具有逐渐减小的剖面面积。截断形状部分326t可以具有诸如截断圆锥或截断六方锥的各种形状。

此外，在集成电路器件300中，栅电介质层334可以延伸为不仅覆盖第一部分122的侧壁而且覆盖该对第二部分126的各第二部分126的截断形状部分326t的侧壁，并且栅电极ge3可以填充在该对第二部分126之间的第一部分122的周围空间。在一些实施方式中，栅电极ge3可以填充由栅电介质层334限制的空间。

栅电介质层334和栅电极ge3的详细构造与以上参照图1至图3关于栅电介质层134和栅电极ge1描述的相同或类似。

参照图5描述的根据本发明构思的实施方式的集成电路器件300可以包括晶体管tr3，其将能够显著减小短沟道效应并减少功耗的化合物半导体纳米线120用作沟道ch1。因此，可以提供可以以快速载流子移动速率来超越硅半导体的极限的下一代集成电路器件。此外，以自对准方式被精确控制的栅长度lg3可以使用其中zb晶相和wz晶相规律地布置在化合物半导体纳米线120中的晶相超结构而被提供。此外，增大的栅长度lg3可以使用该对第二部分126的各第二部分126中包括的截断形状部分326t而被提供，因此，可以提高晶体管tr3的性能。此外，由于栅长度lg3增大，所以布线层150与栅电极ge3之间的对准余量可以增加。

图6是根据本发明构思的其它实施方式的集成电路器件400的构造的剖面图。在图6中，与图1至图5中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

图6中示出的集成电路器件400一般具有与图4中示出的集成电路器件200的构造相同或类似的构造。然而，在集成电路器件400中，分别邻接第一部分122两端的一对第二部分126可以具有截断形状部分426t，该截断形状部分426t在该对第二部分126的各自第二部分126的邻接第一部分122的端部中朝第一部分122具有逐渐减小的宽度从而具有逐渐减小的剖面面积。截断形状部分426t可以具有诸如截断圆锥或截断六方锥的各种形状。

此外，在集成电路器件400中，栅电介质层434可以在不仅覆盖第一部分122的侧壁而且覆盖分别连接到第一部分122两端的一对第二部分126的每个的侧壁的同时沿化合物半导体纳米线120的外壁延伸，并且栅电极ge4可以包括围绕第一部分122的部分和围绕截断形状部分426t的部分。此外，栅电极ge4的外侧壁可以与栅电介质层434的覆盖第二部分126的侧壁的部分的外侧壁对准地延伸。

栅电介质层434和栅电极ge4的详细构造与以上参照图1至图3的关于栅电介质层134和栅电极ge1的描述相同或类似。

参照图6描述的根据实施方式的集成电路器件400包括晶体管tr4，其将能够显著减小短沟道效应并减少功耗的化合物半导体纳米线120用作沟道ch1。因此，可以提供可以以快速载流子移动速率来超越硅半导体的极限的下一代集成电路器件。此外，以自对准方式被精确控制的栅长度lg4可以使用其中zb晶相和wz晶相规律地布置在化合物半导体纳米线中的晶相超结构而被提供。此外，增大的栅长度lg4可以使用该对第二部分126的各第二部分126中包括的截断形状部分426t而被提供，因此，可以提高晶体管tr4的性能。此外，由于栅长度lg4增大，所以布线层150与栅电极ge4之间的对准余量可以增加。此外，由于栅电介质层434在覆盖从第一部分122的侧壁到连接于第一部分122两端的一对第二部分126的每个的侧壁的同时沿化合物半导体纳米线120的外壁延伸，栅电介质层434可以用作布线层150与化合物半导体纳米线120之间的阻挡膜。因此，当布线层150形成时，可以减少或防止布线层150(或其材料)与化合物半导体纳米线120之间不希望的反应发生，并且可以提高集成电路器件400的集成密度。

图7a至图7c是根据本发明构思的其它实施方式的集成电路器件500的图，其中图7a是集成电路器件500的构造的布局，图7b是沿图7a的线b-b'截取的剖面图，图7c是沿图7a的线c-c'截取的剖面图。在图7a至图7c中，与图1至图3中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

参照图7a至图7c，集成电路器件500可以包括具有由器件隔离膜502限定的有源区ac的衬底110。源极区110s形成在有源区ac中，并且源极区110s的表面由金属硅化物膜514覆盖。在一些实施方式中，金属硅化物膜514可以包括选自例如ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er、pd和其组合的至少一种金属。

在衬底110的有源区ac上，多个化合物半导体纳米线120可以在第一方向(例如方向z)上突出。虽然图7a示出了其中四个化合物半导体纳米线120(被示出为tr1)形成在一个有源区ac上的情况，但是本发明构思不限于附图中的图示。

围绕第一部分122的栅电介质层134和栅电极ge1可以形成在多个化合物半导体纳米线120的每个的第一部分122周围。

布线层150可以在与多个化合物半导体纳米线120的每个的第一部分122的高度相同的高度处平行于衬底110的主表面110m延伸。在有源区ac之上围绕多个化合物半导体纳米线120的第一部分122的多个栅电极ge1可以连接到一个布线层150。

第一导电接触插塞554可以连接到布线层150。第一导电接触插塞554可以包括第一导电阻挡膜554a和第一导电插塞554b。第一导电接触插塞554可以被用作栅接触。第一导电阻挡膜554a可以包括例如tin、tan、aln、wn或其组合，第一导电插塞554b可以包括例如w、cu、al、其合金和/或其组合。然而，本发明构思不限于示例材料。

第二导电接触插塞556可以连接到源极区110s。第二导电接触插塞556可以包括第二导电阻挡膜556a和第二导电插塞556b。第二导电接触插塞556可以被用作源接触。第二导电阻挡膜556a可以包括例如tin、tan、aln、wn或其组合，第二导电插塞556b可以包括例如w、cu、al、其合金和/或其组合。然而，本发明构思不限于示例材料。

第一导电接触插塞554和第二导电接触插塞556的每个可以在第一方向(例如方向z)上平行于多个化合物半导体纳米线120延伸。

形成在多个化合物半导体纳米线120的每个的第二部分126中的漏极区126d可以连接到顶接触导电层558。形成在一个有源区ac上的多个晶体管tr1的多个漏极区126d可以连接到一个顶接触导电层558。顶接触导电层558可以被用作漏极接触。顶接触导电层558可以包括顶阻挡膜558a和顶导电膜558b。顶阻挡膜558a可以包括例如tin、tan、aln、wn或其组合，顶导电膜558b可以包括例如w、cu、al、其合金和/或其组合。然而，本发明构思不限于示例材料。

顶接触导电层558可以穿透覆盖上绝缘间隔物152的上绝缘层540。

布线层150的水平宽度、上绝缘间隔物152的水平宽度和上绝缘层540的水平宽度可以每个被掩埋绝缘层560限制。当在此使用时，水平宽度可以是给出的元件在平行于衬底110的方向上的宽度。

在穿透上绝缘间隔物152和上绝缘层540的同时，第一导电接触插塞554可以在第一方向(例如方向z)上从布线层150延伸。在穿透绝缘掩模层112、下绝缘间隔物142和掩埋绝缘层560的同时，第二导电接触插塞556可以在第一方向(例如方向z)上从形成在源极区110s的表面上的金属硅化物膜514延伸。

上绝缘层540和掩埋绝缘层560的每个可以包括氧化物膜、氮化物膜或其组合，但是上绝缘层540和掩埋绝缘层560的每个的材料不限于此。

然后，将详细描述根据实施方式的制造集成电路器件的方法。

图8a至图8i是示出根据本发明构思的实施方式制造集成电路器件的方法的剖面图。将参照图8a至图8i描述图3所示的集成电路器件100a的示例制造方法。在图8a至图8i中，与图1至图3中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

参照图8a，准备具有其是{111}晶面的主表面110m的衬底110，并且源极区110s通过将第一掺杂剂从衬底110的主表面110m注入到衬底110中形成。

第一掺杂剂可以根据衬底110的成分材料被不同地选择。第一掺杂剂的详细构造可以从参照图1作出的描述被理解。

然后，具有暴露主表面110m的孔112h的绝缘掩模层112可以形成在衬底110上。

参照图8b，包括iii-v族材料的化合物半导体纳米线120可以从通过孔112h暴露的衬底110的主表面110m生长。

化合物半导体纳米线120可以被形成使得具有彼此相同的成分但彼此不同的晶相的第一部分122和第二部分126在第一方向(例如方向z)上交替布置。第一部分122和第二部分126可以具有彼此不同的晶相，诸如，例如选自zb晶相和wz晶相的晶相。在一些实施方式中，第一部分122可以具有wz晶相，第二部分126可以具有zb晶相。在一些实施方式中，第一部分122可以具有zb晶相，第二部分126可以具有wz晶相。第一部分122和第二部分126的每个在第一方向(例如方向z)上的长度可以按需要被不同地选择。

图8b示出其中化合物半导体纳米线120包括在衬底110之上的一个第一部分122以及一对第二部分126的情况，该对第二部分126分别邻接所述一个第一部分122的两端并且第一部分122在中间。然而，如图8b中用虚线标记的，化合物半导体纳米线120还可以包括在覆盖第一部分122的第二部分126上的虚设部分120d。在一些实施方式中，虚设部分120d可以包括具有与第一部分122的成分相同的成分以及与第一部分122的晶相相同的晶相的材料。在一些实施方式中，虚设部分120d可以包括具有与第二部分126的成分相同的成分以及与第二部分126的晶相相同的晶相的材料。

在一些实施方式中，可以使用外延生长工艺来生长化合物半导体纳米线120。外延生长工艺可以包括例如分子束外延(mbe)、金属有机气相外延(movpe)、金属有机化学气相沉积(mocvd)、快速热化学气相沉积(rtcvd)、低能等离子体沉积(lepd)、超高真空化学气相沉积(uhvcvd)或大气压化学气相沉积(apcvd)。

在一些实施方式中，外延生长工艺期间的工艺温度、反应气体、腔室压强等可以被控制以不同地控制构成化合物半导体纳米线120的第一部分122和第二部分126的晶相。

当化合物半导体纳米线120的第一部分122和第二部分126的晶相在外延生长工艺期间使用工艺温度被不同地控制时，第一部分122和第二部分126在彼此不同的温度条件下在外延生长期间随工艺温度生长。在一些实施方式中，温度条件可以选自大约400～480℃的范围。在一些实施方式中，当温度条件选自大约400～480℃的范围内相对低的温度范围(例如大约400～420℃的范围)时，可以形成具有wz晶相的inas、inp或gaas纳米线部分。此外，当温度条件选自大约400～480℃的范围内相对高的温度范围(例如大约450～480℃的范围)时，可以形成具有zb晶相的inas、inp或gaas纳米线部分。以上温度范围仅是示例，在本发明构思的范围内可以在此进行各种变化和修改。例如，外延生长期间的工艺温度可以不同地选自大约300～550℃的范围。如上所述，具有所需晶相的纳米线部分可以通过根据需要在外延生长工艺期间适当地改变工艺温度而被形成为具有精确控制的长度。

化合物半导体纳米线120的第一部分122和第二部分126的晶相可以在外延生长工艺期间使用工艺气体和压强被不同地控制。在这种情况下，zb晶相可以通过除将要通过外延生长形成的化合物的源气体之外另外地添加zn并且适当控制压强而得到。例如，当包括inp或gap的化合物半导体纳米线120生长成wz晶相时，wz晶相可以通过在大约4.6×10^-5mbar的压强下将充足量的zn与用于inp或gap生长的源气体一起供应而被转变成zb晶相。在这种情况下，化合物半导体纳米线120的第一部分122和第二部分126中具有zb晶相的部分可以具有掺杂有zn的结构。以上压强仅是示例，本发明构思不限于此。例如，选自大约1×10^-7～1×10^-2mbar的范围的各种压强范围可以根据需要被应用以不同地控制化合物半导体纳米线120的第一部分122和第二部分126的晶相。

在外延生长工艺期间通过使用工艺气体来不同地控制化合物半导体纳米线120的第一部分122和第二部分126的晶相的另一示例中，在外延生长工艺期间使用的工艺气体中的一种的供应维持(supplymaintenance)和供应中止(supplycut-off)可以被选择性地控制。例如，当包括iii-v族材料的化合物半导体纳米线120生长时，iii族元素的源气体的供应维持和供应中止可以被重复执行。当iii族元素的源气体的供应在生长化合物半导体纳米线120的工艺期间被中止时，相对高密度的堆垛层错可以形成在垂直于<111>生长方向的方向上。通过规律地形成这样的堆垛层错，可以获得具有其中zb晶相和wz晶相规律地布置的晶相超结构的化合物半导体纳米线120。例如，在形成包括inas的化合物半导体纳米线120中，低压movpe(lp-movpe)工艺可以使用movpe系统被执行。就这一点而言，当具有zb晶相的inas纳米线在大约420～460℃的工艺温度下使用三甲基铟(tmi)作为iii族元素的源气体以及使用砷化三氢(ash3)作为v族元素的源气体来生长时，tmi的供应可以在所需时间点被中止，并且工艺温度可以被降低到大约380℃以生长具有wz晶相的inas纳米线。如上所述，具有所需晶相的纳米线部分可以被形成为通过根据需要适当地改变iii族元素的源气体供应的开启时间和关断时间而具有精确控制的长度。

参照图8c，第一部分122的宽度可以通过选择性地仅蚀刻化合物半导体纳米线120中的第一部分122和第二部分126中的第一部分122而被减小，同时，具有垂直长度的空间sp可以被提供，该垂直长度由在具有减小的宽度的第一部分122两端上的一对第二部分126限制。

根据晶相蚀刻速率的差别可以用于选择性地仅蚀刻第一部分122和第二部分126中的第一部分122。例如，使用食人鱼溶液(piranhasolution)的蚀刻、电蚀刻(galvanicetching)或使用多硫化铵的碱性蚀刻可以被用于选择性地仅蚀刻第一部分122和第二部分126中的第一部分122。然而，本发明构思不限于以上示例。

当虚设部分120d具有与第一部分122的晶相相同的晶相时，虚设部分120d的宽度在第一部分122被选择性地蚀刻的同时也可以与第一部分122的宽度一起减小。虽然本示例中示出和描述了化合物半导体纳米线120中包括的仅一个第一部分122，但是本发明构思不限于附图中的图示。

参照图8d，覆盖整个化合物半导体纳米线120的暴露表面的电介质层135被形成，该整个化合物半导体纳米线120的暴露表面包括具有减小的宽度的第一部分122的表面(即通过空间sp暴露的表面)。

电介质层135可以包括接触第一部分122的界面层以及覆盖界面层的高k电介质层。界面层可以通过氧化第一部分122的表面获得。高k电介质层可以通过原子层沉积(ald)工艺或化学气相沉积(cvd)工艺形成。栅电介质层134可以被形成为以均匀的厚度覆盖化合物半导体纳米线120的暴露表面。

参照图8e，栅电极形成导电层gel被形成在电介质层135上以填充具有减小的宽度的第一部分122周围的空间sp(参照图8d)。

栅电极形成导电层gel可以包括功函数控制含金属层。在一些实施方式中，栅电极形成导电层gel可以包括金属氮化物层或金属层。金属氮化物层和金属层的每个可以包括选自例如ti、w、ru、nb、mo、hf、ni、co、pt、yb、tb、dy、er和pd的至少一种金属。金属氮化物层和金属层的每个可以通过ald、金属有机ald(moald)或mocvd工艺形成。在一些实施方式中，栅电极形成导电层gel可以包括tialc/tin的堆叠结构、tin/tan/tialc/tin的堆叠结构、或tin/tan/tin/tialc/tin的堆叠结构。

参照图8f，通过以使用化合物半导体纳米线120的形状的自对准方式在栅电极形成导电层gel和电介质层135上执行各向异性干法蚀刻，栅电极形成导电层gel和电介质层135的在具有减小的宽度的第一部分122周围的空间sp(参照图8d)外部处的部分被去除以暴露绝缘掩模层112的顶表面和多个第二部分126的侧壁。结果，可以获得在空间sp中覆盖栅电介质层134的栅电极ge1。

参照图8g，覆盖(在被化合物半导体纳米线120周围的栅电极ge1围绕的第一部分122的两侧上的一对第二部分126之中)更靠近衬底110的第二部分126的侧壁以及覆盖栅电极ge1的外侧壁的下侧部分的下绝缘间隔物142可以被形成。

在一些实施方式中，为了形成下绝缘间隔物142，覆盖绝缘掩模层112和化合物半导体纳米线120的第一绝缘层可以被形成，随后，第一绝缘层的一部分可以被回蚀刻使得图8g所示的下绝缘间隔物142可以留在绝缘掩模层112上。

下绝缘间隔物142可以包括选自例如sin、sicn、siocn、sio2和其组合的材料，但下绝缘间隔物142的材料不限于以上示例。

参照图8h，在下绝缘间隔物142上覆盖栅电极ge1的外侧壁的中间部分的布线层150可以被形成。

布线层150可以连接到栅电极ge1并且可以用作栅接触布线层。在形成布线层150中，布线层150的厚度可以被确定为使得在化合物半导体纳米线120的长度方向(例如方向z)上，栅电极ge1的最低部分与布线层150的最低部分之间的距离差δd1以及栅电极ge1的最高部分与布线层150的最高部分之间的距离差δd2的每个可以大于0。

为了形成布线层150，覆盖下绝缘间隔物142和化合物半导体纳米线120的布线形成导电层可以被形成。在一些实施方式中，布线形成导电层可以包括金属层。在一些实施方式中，布线形成导电层可以具有包括导电阻挡膜和金属层的堆叠结构。导电阻挡膜可以包括例如tin、tan、aln、wn或其组合。金属层可以包括例如w、cu、al、其合金和/或其组合。然而，导电阻挡膜和金属层的成分材料不限于以上示例。在布线形成导电层形成之后，布线形成导电层的一部分可以通过回蚀刻被去除使得图8h所示的布线层150可以被留下。当布线形成导电层的该部分被回蚀刻时，布线层150与栅电极ge1之间的对准余量可以被进一步获得至少距离差δd2之多。因此，在形成布线层150的工艺期间，布线层150的厚度可以被控制在其中获得相对大的工艺余量的状态中，因此，即使没有应用过度严格的工艺条件，也可以更容易地获得用于布线层150与栅电极ge1之间的连接的对准精度。

参照图8i，覆盖布线层150、栅电极ge1的外侧壁的上侧部、以及(在化合物半导体纳米线120的第一部分122的两侧上的一对第二部分126中)离衬底110更远的第二部分126的侧壁的上绝缘间隔物152可以被形成。

在一些实施方式中，为了形成上绝缘间隔物152，覆盖布线层150和化合物半导体纳米线120的第二绝缘层可以被形成，随后，可以在第二绝缘层和化合物半导体纳米线120上执行平坦化工艺直到一对第二部分126中离衬底110更远的第二部分126被暴露。结果，上绝缘间隔物152(其是第二绝缘层的剩余部分)的顶表面以及化合物半导体纳米线120的顶表面可以在相同的平面上延伸。

上绝缘间隔物152可以包括选自例如sin、sicn、siocn、sio2和其组合的材料，但上绝缘间隔物152的材料不限于以上示例。

然后，漏极区126d通过将第二掺杂剂注入到在化合物半导体纳米线120的顶表面处暴露的第二部分126中被形成。

第二掺杂剂可以根据化合物半导体纳米线120的成分材料被不同地选择。第二掺杂剂的详细构造可以由参照图1作出的描述理解。

根据参照图8a至图8i描述的制造集成电路器件100a的方法，以自对准方式被精确控制的栅长度可以使用其中zb晶相和wz晶相规律地布置在化合物半导体纳米线120中的晶相超结构被提供，因此，可以避免诸如根据集成电路器件中栅长度的分布的性能退化的问题，并且可以实现改善的可靠性和性能。此外，在形成连接到栅电极ge1的布线层150中，可以获得布线层150与栅电极ge1之间的相对大的对准余量，因此，即使没有应用过度严格的工艺条件，也可以更容易地获得用于布线层150与栅电极ge1之间的连接的对准精度。

图9a和图9b是示出根据本发明构思的其它实施方式制造集成电路器件的方法的剖面图。将参照图9a和图9b描述图4所示的集成电路器件200的示例制造方法。在图9a和图9b中，与图1至图4中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

参照图9a，栅电极形成导电层gel和覆盖化合物半导体纳米线120的电介质层135可以通过执行参照图8a至图8e描述的工艺而形成，随后，各向异性干法蚀刻可以如以上参照图8f描述地在栅电极形成导电层gel和电介质层135上被执行。然而，在本示例中，栅电极形成导电层gel和电介质层135的各向异性干法蚀刻工艺可以被执行，使得不仅电介质层135的在化合物半导体纳米线120的第一部分122周围的空间sp中的部分，而且电介质层135的覆盖化合物半导体纳米线120的外侧壁(即包括第二部分126的外侧壁的外侧壁)的部分可以被留在衬底110上。结果，如图9a所示，沿化合物半导体纳米线120的外壁延伸的栅电介质层234可以从图8e所示的电介质层135获得。此外，覆盖化合物半导体纳米线120的第一部分122的栅电极ge2可以从图8e所示的栅电极形成导电层gel获得。栅电极ge2的外侧壁可以被形成为与栅电介质层234的覆盖第二部分126的侧壁的部分的外侧壁对准地延伸。

参照图9b，集成电路器件200可以通过在图9a的所得物上执行与参照图8g至图8i描述的工艺类似的工艺被形成。

虽然以上已经参照图8a至图9b描述了图3和图4所示的集成电路器件100a和200的示例制造方法，但是本领域普通技术人员将理解，图5和图6所示的集成电路器件300和400或从集成电路器件300和400修改和改变的各种结构的集成电路器件可以通过在本发明构思的范围内在参照图8a至图9b作出的描述中合并各种修改和改变而被制造。

在一示例中，为了制造图5所示的集成电路器件300，可以执行参照图8a至图8i描述的工艺。然而，在参照图8c描述的工艺期间，为了在具有减小的宽度的第一部分122周围提供空间sp，其中空间sp具有由一对第二部分126限制的垂直长度，在第一部分122的一部分被蚀刻时，可以调节蚀刻选择性从而也去除该对第二部分126的边缘部分。结果，随着空间sp被形成，分别邻接第一部分122的两端的一对第二部分126中与第一部分122相邻的部分可以被去除，因此，在该对第二部分126的各第二部分126邻接第一部分122的端部中，朝第一部分122具有逐渐减小的宽度从而具有逐渐减小的剖面面积的截断形状部分326t可以如图5所示地被留下。在一些实施方式中，在空间sp被形成之后，一对第二部分126的水平宽度可以被细微地减小。然后，具有图5所示的结构的集成电路器件300可以通过执行参照图8d至图8i描述的工艺被制造。

在另一示例中，为了制造图6所示的集成电路器件400，可以执行参照图9a和图9b描述的工艺。然而，在具有图5所示的结构的集成电路器件300的制造工艺中，在参照图8c描述的工艺期间，为了在具有减小的宽度的第一部分122周围提供空间sp，(其中空间sp具有由一对第二部分126限制的垂直长度)，当第一部分122的一部分被蚀刻时，可以调节蚀刻选择性从而也去除该对第二部分126的边缘部分。结果，随着空间sp被形成，分别邻接第一部分122的两端的一对第二部分126中与第一部分122相邻的部分可以被去除，因此，在该对第二部分126的各第二部分126邻接第一部分122的端部中，朝第一部分122具有逐渐减小的宽度从而具有逐渐减小的剖面面积的截断形状部分426t可以如图6所示地被留下。然后，具有图6所示的结构的集成电路器件400可以通过执行参照图8d至图8i和图9a至图9b描述的工序被制造。

图10a至图15b是示出根据本发明构思的其它实施方式制造集成电路器件的方法的剖面图，其中图10a、图11a、…、图15a是对应于沿图7a的线b-b'截取的剖面的部分的剖面图，以及图10b、图11b、…、图15b是对应于沿图7a的线c-c'截取的剖面的部分的剖面图。将参照图10a至图15b描述制造图7a至图7c所示的制造集成电路器件500的方法。在图10a至图15b中，与图1至图9b中的元件相同或类似的元件由相同的附图标记表示，并且其重复描述被省略。

参照图10a和图10b，如以上参照图8a所述，具有其是{111}晶面的主表面110m的衬底110可以被准备，并且源极区110s可以通过将第一掺杂剂从衬底110的主表面110m注入到衬底110中而被形成。然后，金属硅化物膜514可以形成在衬底110的主表面110m上。

然后，用于限定有源区ac的器件隔离沟槽502t可以通过蚀刻衬底110的部分区域被形成，并且器件隔离膜502可以通过由绝缘层填充器件隔离沟槽502t而被形成。

参照图11a和图11b，包括多个孔112h的绝缘掩模层112可以形成在衬底110上。在一些实施方式中，多个孔112h可以延伸穿过绝缘掩模层112和金属硅化物膜514以暴露衬底110的主表面110m。随后，如以上参照图8b所述地，包括iii-v族材料的多个化合物半导体纳米线120可以从通过多个孔112h暴露的衬底110的主表面110m生长。

然后，可以在多个化合物半导体纳米线120上执行与参照图8c至图8i描述的工艺类似的工艺，因此，顺序地围绕第一部分122的在多个化合物半导体纳米线120周围的栅电介质层134和栅电极ge1可以被形成，顺序地堆叠在衬底110上的在多个化合物半导体纳米线120周围的下绝缘间隔物142、布线层150和上绝缘间隔物152可以被形成，漏极区126d可以通过将第二掺杂剂注入到在多个化合物半导体纳米线120的每个的顶表面处暴露的第二部分126中而被形成。

参照图12a和图12b，覆盖上绝缘间隔物152和漏极区126d的上绝缘层540可以形成在图11a和图11b的所得物上。

参照图13a和图13b，掩模图案610可以形成在上绝缘层540上，然后，使用掩模图案610作为蚀刻掩模，各向异性干法蚀刻可以在上绝缘层540、上绝缘间隔物152和布线层150上被顺序地执行以暴露下绝缘间隔物142。结果，限制布线层150和上绝缘间隔物152的水平宽度的沟槽612可以被形成。留在衬底110之上的布线层150可以在多个化合物半导体纳米线120的周围的同时接触多个栅电极ge1，并且可以在具有图7a所示的平面形状的同时平行于衬底110延伸。

掩模图案610可以包括例如光致抗蚀剂膜、氧化物膜、氮化物膜、氮氧化物膜、多晶硅膜或其组合。

在上绝缘层540、上绝缘间隔物152和布线层150使用掩模图案610作为蚀刻掩模被顺序蚀刻时，下绝缘间隔物142可以通过过度蚀刻被部分地蚀刻。

参照图14a和图14b，掩模图案610(参照图13a和图13b)可以被去除，然后，布线层150周围的沟槽612可以由绝缘材料填充以形成掩埋绝缘层560。

在一些实施方式中，为了形成掩埋绝缘层560，覆盖上绝缘层540同时以足以填充沟槽612的厚度填充沟槽612的绝缘层可以被形成，然后，绝缘层可以被抛光或回蚀刻，直到上绝缘层540的顶表面被暴露，从而获得具有平坦化的顶表面的掩埋绝缘层560。掩埋绝缘层560的顶表面和上绝缘层540的顶表面可以在相同高度上延伸。在一些实施方式中，掩埋绝缘层560的顶表面和上绝缘层540的顶表面可以共平面。

参照图15a和图15b，穿透上绝缘间隔物152和上绝缘层540并连接到布线层150的第一导电接触插塞554，穿透绝缘掩模层112、下绝缘间隔物142和掩埋绝缘层560并通过金属硅化物膜514连接到源极区110s的第二导电接触插塞556，以及穿透上绝缘层540并连接到漏极区126d的顶接触导电层558可以被形成。如图7a所示，一个顶接触导电层558可以被形成为覆盖形成在一个有源区ac之上的多个漏极区126d的全部。

在一些实施方式中，第一导电接触插塞554、第二导电接触插塞556和顶接触导电层558可以分别通过单独的光刻工艺被顺序地形成。在一些实施方式中，第一导电接触插塞554、第二导电接触插塞556和顶接触导电层558中的至少两个可以通过单个光刻工艺同时形成。

虽然以上已经参照图8a至图15b描述了根据本发明构思的实施方式制造示例集成电路器件的方法，但是本领域普通技术人员将理解，从在此描述并在附图中示出的集成电路器件被各种修改和改变的各种结构的集成电路器件可以通过在本发明构思的范围内合并以上描述中的各种修改和改变来被制造。

使用根据本发明构思制造集成电路器件的方法，以自对准方式被精确控制的栅长度可以使用其中zb晶相和wz晶相被规律地布置在纳米线中的晶相超结构被提供，因此，可以减少或避免诸如根据集成电路器件中栅长度的分布的性能退化的问题，并且可以实现改善的可靠性和性能。此外，在形成连接到栅电极的布线层中，可以获得布线层与栅电极之间的相对大的对准余量，因此，即使没有应用过度严格的工艺条件，也可以更容易地获得用于布线层与栅电极之间的连接的对准精度。

图16是包括根据本发明构思的实施方式的集成电路器件的电子系统2000的框图。

电子系统2000可以包括可通过总线2050彼此连接的控制器2010、输入/输出装置(i/o)2020、存储器2030和接口2040。

控制器2010可以包括微处理器、数字信号处理器和/或另外类似处理器中的至少一种。i/o2020可以包括小键盘、键盘和/或显示器中的至少一种。存储器2030可以用于存储被控制器2010执行的命令。例如，存储器2030可以被用于存储用户数据。

电子系统2000可以构造无线通信装置，或能够以无线设置发送和/或接收信息的装置。为了在电子系统2000中通过无线通信网络发送/接收数据，接口2040可以被构造为无线接口。接口2040可以包括天线和/或无线收发器。在一些实施方式中，电子系统2000可以在例如码分多址(cdma)、全球移动通信系统(gsm)、北美数字蜂窝(nadc)、扩展时分多址(e-tdma)和/或宽带码分多址(wcdma)的第三代通信系统的通信接口协议中使用。电子系统2000包括例如图1至图7c所示的集成电路器件100、100a、200、300、400和500的根据实施方式的集成电路器件以及在本发明构思的范围内从前述集成电路器件修改和改变的各种结构的集成电路器件中的至少一种。

根据本发明构思的集成电路器件可以包括将能够显著减小短沟道效应和功耗的化合物半导体纳米线用作沟道的晶体管。因此，可以提供可以以快速载流子移动速率超越硅半导体的极限的下一代集成电路器件。此外，以自对准方式被精确控制的栅长度可以使用其中zb晶相和wz晶相被规律地布置在化合物半导体纳米线中的晶相超结构被提供，因此，可以减少或避免诸如根据集成电路器件中栅长度的分布的性能退化的问题，并且可以实现改善的可靠性和性能。

虽然已经参照本发明构思的实施方式示出和描述了本发明构思，但是将理解，可以在此进行在形式和细节上的各种改变而不背离所附权利要求的精神和范围。

本申请要求享有2016年5月26日在韩国知识产权局提交的韩国专利申请第10-2016-0064936号的优先权，其全部内容通过引用在此合并。