半导体封装以及制造该半导体封装的方法与流程

根据示例实施方式的方法和装置涉及一种半导体封装以及制造该半导体封装的方法。具体地，示范性实施方式涉及其中层叠多个半导体芯片的半导体封装以及制造该半导体封装的方法。

背景技术

近年来，根据半导体产业的发展和用户的需求，电子设备已经在尺寸和重量上进一步减小，并且作为电子设备的必要部件的半导体元件也已经在尺寸和重量上减小。结果，已经发展了将多个半导体元件结合到单个产品中的技术。为了将半导体元件结合成单个产品，制造了包括多个半导体芯片的多芯片封装(mcp)。

由于半导体芯片的层叠结构，多芯片封装的厚度增加。为了补偿多芯片封装的厚度，减小了半导体芯片的厚度。但是，薄的半导体芯片会导致各种问题。例如，由于薄的半导体芯片容易受到从外部施加的应力的影响，所以半导体芯片中的电路元件的特性会容易变化。

技术实现要素：

示范性实施方式提供一种半导体封装，其中半导体芯片中的电路元件的特性的变化被最小化以提高性能。

示范性实施方式还提供一种用于制造半导体封装的方法，其中半导体芯片中的电路元件的特性的变化被最小化以提高性能。

示例实施方式可以解决至少以上问题和/或缺点以及没有在以上描述的其它缺点。此外，示例实施方式不被要求克服上述缺点，并且可以不克服上述任何问题。

根据示例实施方式的一个方面，提供一种半导体封装，该半导体封装包括：第一半导体芯片，包括第一区域、第二区域以及在第一区域和第二区域之间的边界区域；以及第二半导体芯片，设置在第一半导体芯片上，其中第二半导体芯片与边界区域的一部分和第一区域重叠，并且不与第二区域重叠，其中第一电路元件设置在第一区域中，第二电路元件设置在边界区域中，并且其中第二电路元件应力耐受度大于第一电路元件应力耐受度。

根据另一示例实施方式的一个方面，提供一种半导体封装，该半导体封装包括：第一半导体芯片，包括第一区域、第二区域以及在第一区域和第二区域之间的边界区域；以及第二半导体芯片，设置在第一半导体芯片上，其中第二半导体芯片与边界区域的一部分和第一区域重叠，并且不与第二区域重叠，其中第二半导体芯片的在边界区域上的一个侧表面沿着第一方向延伸，其中第一晶体管设置在边界区域中，并且其中第一晶体管的源极和漏极沿着与第一方向交叉的第二方向对齐。

根据另一示例实施方式的一方面，提供一种用于制造半导体封装的方法，该方法包括：提供第一半导体芯片，该第一半导体芯片包括第一区域、第二区域以及位于第一区域和第二区域之间的边界区域；在第一区域中形成第一电路元件；在边界区域中形成第二电路元件，第二电路元件应力耐受度大于第一电路元件应力耐受度；以及在第一半导体芯片上堆叠第二半导体芯片，第二半导体芯片与边界区域的一部分和第一区域重叠，并且不与第二区域重叠。

附图说明

通过参照附图详细描述其示例实施方式，以上和其它的方面和特征将变得更加明显，附图中：

图1是根据一个或更多个示例实施方式的半导体封装的透视图。

图2是沿着图1的线a-a'截取的截面图。

图3是图2的区域r的放大图。

图4是示出施加到图1的半导体芯片的应力的曲线图。

图5是用于示意性说明布置在图1的第一半导体芯片上的电路元件的位置的视图。

图6是示出根据一个或更多个示例实施方式的布置在半导体芯片上的电路元件的平面图。

图7a和图7b是示出图6的电路元件的特性的曲线图。

图8是示出根据一个或更多个示例实施方式的设置在半导体芯片上的电路元件的平面图。

图9是示出图8的电路元件的特性的曲线图。

图10是示出根据一个或更多个示例实施方式的用于制造半导体封装的方法的流程图。

图11至图14是示出根据图10的制造半导体封装的方法的中间步骤图。

图15是示出根据一个或更多个示例实施方式的用于制造半导体封装的方法的流程图。

图16是示出根据一个或更多个示例实施方式的用于制造半导体封装的方法的流程图。

具体实施方式

在下文，将参照图1至图5描述根据一个或更多个示例实施方式的半导体封装。

图1是根据一个或更多个示例实施方式的半导体封装的透视图。图2是沿着图1的线a-a'截取的截面图。图3是图2的区域r的放大图。

参照图1至图3，根据一个或更多个示例实施方式的半导体封装件包括基板10、焊球40、第一半导体芯片100、第二半导体芯片200和接合引线30。

基板10可以是封装基板。例如，基板10可以是印刷电路板(pcb)或陶瓷基板。基板10可以提供为单层或多层。此外，基板10包括彼此面对的上表面和下表面。

基板10可以包括多个接合焊盘11。所述多个接合焊盘11可以设置在基板10的上表面上。基板10的接合焊盘11可以电连接基板10和安装在基板10上的第一半导体芯片100和第二半导体芯片200。也就是，接合焊盘11可以由导体形成。此外，接合焊盘11可以连接到形成在基板10上的电路，诸如布线图案。也就是，接合焊盘11可以是这样的布线图案通过其连接到外部的部分。此外，如图1所示，所述多个接合焊盘11可以沿着第一方向x并排布置。

尽管图1和图2示出其中三个半导体芯片层叠在基板10上的配置，但是这仅是为了说明的方便，示例实施方式不限于此。

焊球40可以接触基板10。例如，焊球40可以与基板10的下表面接触。此外，焊球40可以连接到形成在基板10的下表面上的电路，例如布线图案等。也就是，焊球40可以是这样的布线图案通过其连接到外部的部分。

第一半导体芯片100可以设置在基板10上。例如，如所示的，第一半导体芯片100可以直接安装在基板10的上表面上。此外，当多个半导体芯片的层叠被定义为单个芯片堆叠时，第一半导体芯片100可以包括多个芯片堆叠。

第一半导体芯片100可以包括多个第一芯片焊盘21。所述多个第一芯片焊盘21可以设置在第一半导体芯片100的上表面上。第一芯片焊盘21可以将第一半导体芯片100与基板10电连接或将第一半导体芯片100与另一半导体芯片电连接。也就是，第一芯片焊盘21可以由导体形成。此外，第一芯片焊盘21可以连接到包括在第一半导体芯片100中的电路元件等。也就是，第一芯片焊盘21可以是这些电路元件通过其连接到外部的部分。如图1所示，多个第一芯片焊盘21可以在第一半导体芯片100的边缘沿着第一方向x并排对齐。

如图1至图3所示，第一芯片焊盘21可以通过接合引线30等连接到基板10的接合焊盘11或另一半导体芯片的芯片焊盘。然而，示例实施方式不限于此，第一芯片焊盘21可以被接合到基板10的接合焊盘11或者另一半导体芯片的芯片焊盘。

第一半导体芯片100可以包括第一元件区域110和第一附接区域120。如图2所示，第一元件区域110可以是第一半导体芯片100的上部，第一附接区域120可以是第一半导体芯片100的下部。

第一元件区域110是第一半导体芯片100的各种电路元件设置在其中的区域。第一元件区域110可以包括第一区域i、第二区域ii和边界区域b。边界区域b是设置在将随后描述的第二半导体芯片200的一个侧表面下面的区域。也就是，第二半导体芯片200的一个侧表面可以设置在边界区域b上。此外，第一区域i是与边界区域b相邻并与第二半导体芯片200重叠的区域，第二区域ii是与边界区域b相邻并且不与第二半导体芯片200重叠的区域。后面将参照图3和图4详细地描述第一区域i、第二区域ii和边界区域b。

第一附接区域120可以是其中第一半导体芯片100安装在基板10或另一半导体芯片上的区域。具体地，第一附接区域120可以使用粘合手段将第一半导体芯片100安装在基板10或另一半导体芯片上。例如，第一附接区域120可以包括液体环氧树脂、胶带或导电介质，但是示例实施方式不限于此。

第二半导体芯片200可以层叠在第一半导体芯片100上。例如，第二半导体芯片200可以层叠在第一半导体芯片100上，同时在第一半导体芯片100中形成突出区域。例如，层叠的第一半导体芯片100和第二半导体芯片200可以布置为阶梯图案。因此，第二半导体芯片200可以暴露第一半导体芯片100的一部分，并且第一半导体芯片100的暴露部分可以具有从第二半导体芯片200的一个侧壁突出的形状。此外，当多个半导体芯片的层叠被定义为单个芯片堆叠时，第二半导体芯片200可以包括多个芯片堆叠。

更具体地，第二半导体芯片200可以设置在第一半导体芯片100上，使得第二半导体芯片200在第一半导体芯片100上与第一区域i重叠并且不与第二区域ii重叠。第二半导体芯片200的一个侧表面可以设置在位于第一区域i和第二区域ii之间的边界区域b上。结果，第二半导体芯片200可以与边界区域b的一部分和第一区域i重叠，并且可以不与边界区域b的另一部分和第二区域ii重叠。

图1和图2示出其中单个半导体芯片进一步层叠在第二半导体芯片200上的配置，但是多个半导体芯片可以进一步层叠在第二半导体芯片200上。

在一个或更多个示例实施方式中，如图1和图2所示，第二半导体芯片200的在边界区域b上的一个侧表面可以沿着第一方向x延伸。因此，第二区域ii、边界区域b和第一区域i可以沿着与第一方向x交叉的第二方向y依次布置。

如图3所示，边界区域b可以具有恒定的宽度。具体地，可以定义第一距离d1，第一距离d1是从第二半导体芯片200的在边界区域b上的一个侧表面到第一区域i的距离。此外，可以定义第二距离d2，第二距离d2是从第二半导体芯片200的在边界区域b上的一个侧表面到第二区域ii的距离。

第二半导体芯片200可以包括多个第二芯片焊盘22。所述多个第二芯片焊盘22可以类似于第一半导体芯片100的第一芯片焊盘21。也就是，第二芯片焊盘22可以将第二半导体芯片200与基板10电连接或将第二半导体芯片200与另一半导体芯片电连接。此外，第二芯片焊盘22可以连接到包括在第二半导体芯片200中的电路元件等。如图1所示，所述多个第二芯片焊盘22可以沿着第一方向x并排布置。

第二半导体芯片200可以包括第二元件区域210和第二附接区域220。第二元件区域210和第二附接区域220可以分别类似于第一元件区域110和第一附接区域120。也就是，第二元件区域210是第二半导体芯片200的各种电路元件设置在其中的区域。此外，第二附接区域220可以是其中第二半导体芯片200安装在另一半导体芯片上的区域。

图4是示出施加到图1的半导体芯片的应力的曲线图。具体地，图4是示出当第二半导体芯片200层叠在第一半导体芯片100上时施加到第一半导体芯片100的应力的曲线图。图4的水平轴表示离开第二半导体芯片200在边界区域b上的一个侧表面的距离。图4的垂直轴示出施加到第一半导体芯片100的应力的大小。

参照图4，施加到第一半导体芯片100的应力在设置于第二半导体芯片200的一个侧表面下面的边界区域b中急剧增大。此外，施加到第二区域ii的应力大于施加到第一区域i的应力。

在根据一个或更多个示例实施方式的半导体封装中，层叠的半导体芯片可以例如通过被模塑材料围绕而被模制。然而，由于模塑材料由与半导体芯片的材料不同的材料制成，所以模塑材料和半导体芯片的热膨胀系数的差异会施加应力到半导体芯片。模塑材料可以包括密封剂诸如环氧模塑料(emc)。

例如，当层叠的半导体芯片形成突出区域时，增大的应力会施加到直接暴露到模塑材料的突出区域。因此，施加到暴露的第二区域ii的应力会大于施加到被第二半导体芯片200覆盖的第一区域i的应力。此外，这样的应力可以进一步集中于在下半导体芯片中形成突出区域的上半导体芯片的边界周围。结果，施加到第一半导体芯片100的应力会在设置在第二半导体芯片200的一个侧表面下面的边界区域b中急剧增大。

也就是，在一个或更多个示例实施方式中，边界区域b可以被定义为第一半导体芯片100的位于第二半导体芯片200的一个侧表面下面并且应力集中于其上的区域。因此，如图1和图2所示，当第二半导体芯片200的一个侧表面沿着第一方向x延伸时，边界区域b可以沿着第一方向x延伸。

边界区域b的第一距离d1和第二距离d2可以根据半导体芯片的厚度来改变。例如，当半导体芯片的厚度变得更薄时，第一距离d1和第二距离d2可以增大。例如，当第一半导体芯片100和第二半导体芯片200的厚度为约100μm时，第一距离d1可以为约40μm至约60μm，并且第二距离d2可以为约140μm至约160μm。当第一半导体芯片100和第二半导体芯片200的厚度小于约100μm时，第一距离d1和第二距离d2可以大于此范围。此外，取决于半导体芯片的类型、半导体芯片的层叠形式等，第一距离d1和第二距离d2可以不同地改变。

图5是用于示意性说明布置在图1的第一半导体芯片上的电路元件的位置的视图。

参照图5，第一元件区域110包括存储单元区域c、第一电路元件130、第二电路元件140和第三电路元件150。

第一半导体芯片100可以是例如存储半导体芯片。存储单元区域c和第一电路元件130可以设置在第一区域i中。当第二半导体芯片200层叠在第一半导体芯片100上时，其中设置存储单元区域c和第一电路元件130的第一区域i可以不被暴露。

存储单元区域c可以是其中形成非易失性存储器的区域。非易失性存储器可以是例如垂直型nand快闪存储器(vnand)或平面型nand快闪存储器，但是示例实施方式不限于此。

第一电路元件130可以是安装在外围电路区域中的电路元件。也就是，第一电路元件130可以是存储单元区域c的操作所需的电路元件，并可以包括各种有源元件或无源元件。第一电路元件130可以包括例如控制逻辑、地址解码器、输入和输出电路等。

第二电路元件140可以设置在边界区域b中。类似于第一电路元件130，第二电路元件140可以是存储单元区域c的操作所需的电路元件。

第二电路元件140的应力耐受度可以大于第一电路元件130的应力耐受度。这里，应力耐受度(stresstolerance)表示电路元件承受从外部施加的应力的程度。应力耐受度可以对应于电路元件的应变变化率。当电路元件是晶体管时，应力耐受度也可以对应于晶体管的漏极电流(id)变化率。

应力耐受度可以根据电路元件而变化。例如，由于单晶硅容易受到应力影响，所以不包括单晶硅的电路元件可以具有比包括单晶硅的电路元件的应力耐受度高的应力耐受度。

例如，第一电路元件130可以是包括单晶硅的电路元件，第二电路元件140可以是不包括单晶硅的电路元件。例如，第一电路元件130可以是晶体管，第二电路元件140可以是电容器、多晶硅电阻器、金属电阻器、硅化物电阻器或类似物。

也就是，具有低的应力耐受度的第一电路元件130可以设置在较小的应力施加到其的第一区域i中，具有高的应力耐受度的第二电路元件140可以设置在大量应力施加到其的边界区域b中。

第三电路元件150可以设置在第二区域ii中。因此，当第二半导体芯片200层叠在第一半导体芯片100上时，第三电路元件150可以暴露到外部。如同第一电路元件130一样，第三电路元件150可以是存储单元区域c的操作所需的电路元件。

第三电路元件150的应力耐受度可以大于第一电路元件130的应力耐受度。此外，第三电路元件150的应力耐受度可以小于第二电路元件140的应力耐受度。然而，在一个或更多个示例实施方式中，第三电路元件150也可以被省略。

由于半导体芯片的层叠结构，施加到半导体芯片的应力会影响半导体芯片中的电路元件的特性。随着半导体芯片的厚度变得越来越薄，这样的问题会变得更严重。然而，在根据一个或更多个示例实施方式的半导体封装中，具有低的应力耐受度的电路元件设置在较小的应力施加到其的区域中，具有高的应力耐受度的电路元件设置在大量压力施加到其的区域中。因此，可以使半导体芯片中的电路元件的特性的变化最小化。

在下文，将参照图1至图6、图7a和图7b描述根据一个或更多个示例实施方式的半导体封装。为了说明的方便，使用图1至图5的描述的重复部分将被简要描述或省略。

图6是示出根据一个或更多个示例实施方式的布置在半导体芯片上的电路元件的平面图。图6示出图5的电路元件包括晶体管的情况。

参照图6，第一元件区域110'包括第一晶体管132、第二晶体管142和第三晶体管152。

第一晶体管132可以设置在第一区域i中。然而，除了第一晶体管132之外的各种有源元件或无源元件可以设置在第一区域i中。例如，另一电路元件诸如第一无源元件134可以设置在第一区域i中。

第一晶体管132可以包括第一栅极132a以及第一源极和漏极132b。第一源极和漏极132b可以与第一栅极132a的两侧相邻地设置。第一晶体管132可以具有第一长度l1的沟道长度。

第二晶体管142可以设置在边界区域b中。第二晶体管142可以包括第二栅极142a以及第二源极和漏极142b。第二源极和漏极142b可以与第二栅极142a的两侧相邻地设置。第二晶体管142可以具有比第一长度l1短的第二长度l2的沟道长度。结果，第二晶体管142的应力耐受度可以大于第一晶体管132的应力耐受度。这将在后面参照图7a和图7b详细地描述。

在一个或更多个示例实施方式中，第二无源元件144也可以设置在边界区域b中。第二无源元件144可以是不包括单晶硅的电路元件。例如，第二无源元件144可以包括电容器、多晶硅电阻器、金属电阻器和硅化物电阻器当中的至少一种。因此，第二无源元件144的应力耐受度可以大于第一晶体管132的应力耐受度。

第三晶体管152可以设置在第二区域ii中。第三晶体管152可以包括第三栅极152a以及第三源极和漏极152b。第三源极和漏极152b可以与第三栅极152a的两侧相邻地设置。第三晶体管152可以具有比第一长度l1短的第三长度l3的沟道长度。结果，第三晶体管152的应力耐受度可以大于第一晶体管132的应力耐受度。此外，第三长度l3可以比第二长度l2长。结果，第三晶体管152的应力耐受度可以小于第二晶体管142的应力耐受度。

在一个或更多个示例实施方式中，第三无源元件154也可以设置在第二区域ii中。如同第二无源元件144一样，第三无源元件154可以是不包括单晶硅的电路元件。例如，第三无源元件154可以包括电容器、多晶硅电阻器、金属电阻器和硅化物电阻器当中的至少一种。

然而，在一个或更多个示例实施方式中，第三晶体管152和第三无源元件154也可以被省略。

图7a和图7b是示出图6的电路元件的特性的曲线图。图7a和图7b示出根据施加到晶体管的应力的每个晶体管的漏极电流(id)变化率。具有正值的应力表示拉应力，具有负值的应力表示压应力。

具体地，图7a示出具有10μm的沟道长度的n型晶体管(例如，lvn；低电压nfet)和p型晶体管(例如，lvp；低电压pfet)的漏极电流变化率。此外，图7b示出具有0.27μm的沟道长度的n型晶体管(lvn)和p型晶体管(lvp)的漏极电流变化率。也就是，图7a的晶体管的沟道长度比图7b的晶体管的沟道长度长。

图7a和图7b的实线是示出n型晶体管的漏极电流变化率的改变率的趋势线。此外，图7a和图7b的虚线是示出p型晶体管的漏极电流变化率的改变率的趋势线。

参照图7a和图7b，可以理解，图7b的n型晶体管(lvn)的漏极电流变化率的改变小于图7a的n型晶体管(lvn)的漏极电流变化率的改变。此外，可以理解，图7b的p型晶体管(lvp)的漏极电流变化率的改变小于图7a的p型晶体管(lvp)的漏极电流变化率的改变。也就是，对于相同的应力，图7b的晶体管的漏极电流变化率的大小小于图7a的晶体管的漏极电流变化率的大小。

如上所述，晶体管的应力耐受度可以对应于漏极电流变化率。也就是，对于相同的应力，具有小的漏极电流变化率的晶体管具有比具有大的漏极电流变化率的晶体管高的应力耐受度。结果，具有较短的沟道长度的晶体管的应力耐受度可以大于具有较长的沟道长度的晶体管的应力耐受度。

因此，具有比第一长度l1短的第二长度l2的沟道长度的第二晶体管142可以具有比具有第一长度l1的沟道长度的第一晶体管132高的应力耐受度。

因此，在根据一个或更多个示例实施方式的半导体封装中，通过将具有低的应力耐受度的电路元件设置在较小的应力被施加到其的区域中，并通过将具有高的应力耐受度的电路元件设置在大量应力被施加到其的区域中，可以使半导体芯片中的电路元件的特性的改变最小化。

在下文，将参照图1至图9描述根据一个或更多个示例实施方式的半导体封装。为了说明的方便，使用图1至图7b的描述的重复部分将被简要描述或省略。

图8是示出根据一个或更多个示例实施方式的设置在半导体芯片上的电路元件的平面图。除了第一至第三晶体管132'、142'和152'之外，根据图8的第一半导体芯片100″与根据图6的第一半导体芯片100'基本上相同。因此，将主要解释差异。

参照图8，第一元件区域110″包括第一晶体管132'、第二晶体管142'和第三晶体管152'。也就是，类似于图6，图8示出图5的电路元件包括晶体管的情况。

第一晶体管132'可以设置在第一区域i中。第一晶体管132'可以包括第一栅极132a'以及第一源极和漏极132b'。第一源极和漏极132b'可以与第一栅极132a'的两侧相邻地设置。第一源极和漏极132b'可以沿着第一方向x并排对齐。

第二晶体管142'可以设置在边界区域b中。第二晶体管142'可以包括第二栅极142a'以及第二源极和漏极142b'。第二源极和漏极142b'可以与第二栅极142a'的两侧相邻地设置。第二源极和漏极142b'可以沿着第二方向y并排对齐。结果，第二晶体管142'的应力耐受度可以大于第一晶体管132'的应力耐受度。这将在后面参照图9详细描述。

在一个或更多个示例实施方式中，第二晶体管142'的沟道长度可以短于第一晶体管132'的沟道长度。例如，第二晶体管142'可以具有比第一长度l1短的第二长度l2的沟道长度，该第一长度l1是第一晶体管(图6的132)的沟道长度。

第三晶体管152'可以设置在第二区域ii中。第三晶体管152'可以包括第三栅极152a'以及第三源极和漏极152b'。第三源极和漏极152b'可以与第三栅极152a'的两侧相邻地设置。第三源极和漏极152b'可以沿着第二方向y并排对齐。结果，第三晶体管152'的应力耐受度可以大于第一晶体管132'的应力耐受度。

然而，在一个或更多个示例实施方式中，第三晶体管152'可以被省略。

图9是示出图8的电路元件的特性的曲线图。图9示出各种晶体管的漏极电流变化率。图9示出当施加200兆帕(mpa)的压应力时具有0.27μm的沟道长度的晶体管的漏极电流变化率的测量结果。

实验示例1示出其中源极和漏极沿着第二方向y对齐的n型晶体管(lvn)的漏极电流变化率。实验示例2示出其中源极和漏极沿着第二方向y对齐的p型晶体管(lvp)的漏极电流变化率。实验示例3示出其中源极和漏极沿着第一方向x对齐的n型晶体管(lvn)的漏极电流变化率。实验示例4示出其中源极和漏极沿着第一方向x对齐的p型晶体管(lvp)的漏极电流变化率。

这里，第一方向x是限定在第一半导体芯片100″中的边界区域b延伸的方向。此外，第二方向y是与第一方向x交叉的方向。例如，第二方向y可以与第一方向x垂直。在图9中，第二方向y是具有在垂直于第一方向x的方向上对齐的源极和漏极的晶体管的方向。

参照图9，其中源极和漏极沿第二方向y对齐的晶体管的漏极电流变化率的大小小于其中源极和漏极沿着第一方向x对齐的晶体管的漏极电流变化率的大小。具体地，当将实验示例1与实验示例3比较时，其中源极和漏极沿着第二方向y对齐的实验示例1的漏极电流变化率的大小小于其中源极和漏极沿着第一方向x对齐的实验示例3的漏极电流变化率的大小。此外，当将实验示例2与实验示例4比较时，其中源极和漏极沿着第二方向y对齐的实验示例2的漏极电流变化率的大小小于其中源极和漏极沿着第一方向x对齐的实验示例4的漏极电流变化率的大小。

如上所述，晶体管的应力耐受度可以对应于漏极电流变化率。也就是，对于相同的应力，具有小的漏极电流变化率的晶体管具有比具有大的漏极电流变化率的晶体管高的应力耐受度。因此，其中源极和漏极在与边界区域b延伸的方向垂直的方向上对齐的晶体管的应力耐受度可以大于其中源极和漏极在边界区域b延伸的方向上对齐的晶体管的应力耐受度。

因此，其中第二源极和漏极142b'在第二方向y上对齐的第二晶体管142'的应力耐受度大于其中第一源极和漏极132b'在第一方向x上对齐的第一晶体管132'的应力耐受度。

基于设计，可以调整第一源极和漏极132b'的取向。也就是，具有大的应力耐受度的第二晶体管142'可以设置在大量应力被施加到其的边界区域b中，并且第一源极和漏极132b'的取向可以被调整。

因此，在根据一个或更多个示例实施方式的半导体封装件中，通过将具有高的应力耐受度的电路元件设置在高的应力被施加到其的区域中，可以使半导体芯片中的电路元件的特性的改变最小化。

在下文，将参照图1和图10至图14来描述根据一个或更多个示例实施方式的用于制造半导体封装的方法。为了说明的方便，使用图1至图9的描述的重复部分将被简要描述或省略。

图10是示出根据一个或更多个示例实施方式的用于制造半导体封装的方法的流程图。图11至图14是示出根据图10的用于制造半导体封装的方法的中间步骤图。

参照图10和图11，提供第一半导体芯片100(s10)。

提供第一半导体芯片100可以包括限定第一区域i、第二区域ii和边界区域b。具体地，第二半导体芯片(图1的200)将要层叠在第一半导体芯片100上的位置可以被预先指定。例如，如图1所示，可以预先指定阶梯式层叠在第一半导体芯片100上以形成突出区域的第二半导体芯片200的位置。

结果，由第二半导体芯片200施加到第一半导体芯片100的应力可以被分析以限定第一区域i、第二区域ii和边界区域b。具体地，第一半导体芯片100的设置在第二半导体芯片200的一个侧表面下面并且应力集中在其上的区域可以被限定为边界区域b。此外，与边界区域b相邻并与第二半导体芯片200重叠的区域可以被限定为第一区域i。此外，与边界区域b相邻并且不与第二半导体芯片200重叠的区域可以被限定为第二区域ii。

参照图10和图12，第一电路元件130形成在第一区域i中(s20)。

第一电路元件130的形成包括具有低的应力耐受度的电路元件的形成。例如，第一电路元件130可以是包括单晶硅的电路元件。此外，例如，第一电路元件130可以是具有相对长的沟道长度的晶体管。

参照图10和图13，第二电路元件140形成在边界区域b中(s30)。

第二电路元件140的应力耐受度可以大于第一电路元件130的应力耐受度。例如，第二电路元件140可以是不包括单晶硅的电路元件。此外，例如，第二电路元件140可以是具有相对短的沟道长度的晶体管。此外，例如，第二电路元件140可以是其中源极和漏极在与边界区域b延伸的方向垂直的方向上对齐的晶体管。

第二电路元件140已经被描述为在第一电路元件130之后形成，但是示例实施方式不限于此。例如，第二电路元件140可以在第一电路元件130之前形成。此外，第二电路元件140可以与第一电路元件130同时形成。

参照图10和图14，第二半导体芯片200被层叠在第一半导体芯片100上(s40)。因此，可以制造根据图1的半导体封装1。

具体地，第二半导体芯片200可以层叠在第一半导体芯片100上从而与第一区域i重叠并且不与第二区域ii重叠。第二半导体芯片200的一个侧表面可以设置在边界区域b上。结果，第二半导体芯片200可以与边界区域b的一部分和第一区域i重叠，并且可以不与边界区域b的另一部分和第二区域ii重叠。

因此，在根据一个或更多个示例实施方式的用于制造半导体封装的方法中，具有低的应力耐受度的电路元件设置在较小的应力被施加到其的区域中，并且具有高的应力耐受度的电路元件设置在大量应力被施加到其的区域中。因此，可以使半导体芯片中的电路元件的特性的改变最小化。

在下文，参照图15，将描述根据一个或更多个示例实施方式的用于制造半导体封装的方法。根据图15的用于制造半导体封装的方法与以上参照图10讨论的方法基本上类似，除了前者还包括形成第三电路元件150之外。因此，将主要说明差异。

图15是示出根据一个或更多个示例实施方式的用于制造半导体封装的方法的流程图。

参照图15，第三电路元件150形成在第二区域ii中(s35)。

第三电路元件150的应力耐受度可以大于第一电路元件130的应力耐受度。此外，第三电路元件150的应力耐受度可以小于第二电路元件140的应力耐受度。

第三电路元件150已经被描述为在形成第一电路元件130和第二电路元件140之后形成，但是示例实施方式不限于此。例如，第三电路元件150可以在第一电路元件130或第二电路元件140之前形成。此外，第三电路元件150可以与第一电路元件130或第二电路元件140同时形成。

在下文，参照图16，将描述根据一个或更多个示例实施方式的用于制造半导体封装的方法。根据图16的用于制造半导体封装的方法基本上类似于以上参照图10讨论的制造半导体封装的方法，除了前者还包括测量第一电路元件130和第二电路元件140的应力耐受度之外。因此，将主要说明差异。

图16是示出根据一个或更多个示例实施方式的用于制造半导体封装的方法的流程图。

参照图16，在形成第一电路元件130和第二电路元件140之前，分别评估第一电路元件130和第二电路元件140的应力耐受度(s15)。

例如，在第一半导体芯片100上形成电路元件之前，可以评估要形成的各种电路元件的应力耐受度。因此，具有低的应力耐受度的电路元件可以被定义为第一电路元件130。此外，具有高的应力耐受度的电路元件可以被定义为第二电路元件140。例如，包括单晶硅的电路元件可以被定义为第一电路元件130，不包括单晶硅的电路元件可以被定义为第二电路元件140。

当第一电路元件130和第二电路元件140包括晶体管时，第一电路元件130和第二电路元件140的应力耐受度的评估可以包括第一电路元件130和第二电路元件140的漏极电流变化率的测量。因此，具有大的漏极电流变化率的晶体管可以被定义为第一电路元件130，具有小的漏极电流变化率的晶体管可以被定义为第二电路元件140。

例如，具有相对长的沟道长度的晶体管可以被定义为第一电路元件130，并且具有相对短的沟道长度的晶体管可以被定义为第二电路元件140。此外，例如，其中源极和漏极在边界区域b延伸的方向上对齐的晶体管可以被定义为第一电路元件130，并且其中源极和漏极在与边界区域b延伸的方向垂直的方向上对齐的晶体管可以被定义为第二电路元件140。

尽管已经具体示出和描述了示例实施方式的各方面，但是本领域普通技术人员将理解，可以在其中进行形式和细节上的各种改变，而没有脱离如权利要求书限定的本公开的精神和范围。以上描述的示例实施方式应当被认为仅是描述性的而不是为了限制的目的。

本申请要求于2017年5月17日在韩国知识产权局提交的韩国专利申请第10-2017-0061143号的优先权，其公开内容通过引用结合于此。