结构示意图；
图3是本发明的一种集成电路芯片的单个的半浮栅存储器和单个的非易失性存储器的一个实施例的结构剖面图；
图4至图9是本发明的将半浮栅存储器和非易失性存储器集成在同一芯片上的制造方法的第一个实施例的工艺流程图； 图10至图14是本发明的将半浮栅存储器和非易失性存储器集成在同一芯片上的制造方法的第二个实施例的工艺流程图。
【具体实施方式】
[0017]下面结合附图与【具体实施方式】对本发明作进一步详细的说明。在图中，为了方便说明，放大了层和区域的厚度，所示大小并不代表实际尺寸。参考图是本发明的理想化实施例的示意图，本发明所示的实施例不应该被认为仅限于图中所示区域的特定形状，而是包括所得到的形状，比如制造引起的偏差。例如刻蚀得到的曲线通常具有弯曲或圆润的特点，但在本发明的实施例中，均以矩形表示，图中的表示是示意性的，但这不应该被认为是限制本发明的范围。同时在下面的描述中，所使用的术语衬底可以理解为包括正在工艺加工中的半导体晶片，可能包括在其上所制备的其它薄膜层。
[0018]图2是本发明的一种集成电路芯片的一个实施例的结构示意图。如图2所示，包括在同一半导体衬底上形成的半浮栅存储器阵列和非易失性存储器阵列，还包括连接半浮栅存储器阵列和非易失性存储器阵列的第一输入输出端和第二输入输出端。其中，非易失性存储器阵列为NAND存储器阵列和NOR存储器阵列中的任意一种。
[0019]通过第一输入输出端和第二输入输出端，可以在半浮栅存储器阵列和非易失性存储器阵列之间进行数据交换。比如将非易失性存储器阵列中的数据或者程序读取到同一个芯片上的半浮栅存储器阵列内，供运算处理器快速存取。或者，将半浮栅存储器阵列内的数据或程序写回到非易失性存储器阵列中。也就是说，用半浮栅存储器阵列作为非易失性存储器阵列的缓存，加快非易失性存储器阵列存取数据的速度。
[0020]如图2所示，还包括用于控制半浮栅存储器阵列与非易失性存储器阵列之间的数据传输的数据控制电路。
[0021]非易失性存储器阵列中的每个非易失性存储器包括两层栅介质层、两层多晶硅栅、以及源区和漏区。半浮栅存储器阵列中的每个半浮栅存储器包括两层栅介质层、两层多晶硅栅、以及源区和漏区，其中作为浮置栅用的多晶硅栅与漏区通过一个二极管连接，作为控制栅用的多晶硅栅至少延伸至上述二极管之上。
[0022]图3是本发明的在同一芯片上集成半浮栅存储器阵列和非易失性存储器阵列中的单个半浮栅存储器和单个非易失性存储器的一个实施例的结构剖面图。如图3所示，包括在具有第一种掺杂类型的半导体衬底200上形成的半浮栅存储器401和非易失性存储器402。半浮栅存储器401和非易失性存储器402由浅沟槽隔离结构300隔离。半浮栅存储器401包括两层栅介质层(第一层栅介质层203a和第二层栅介质层207a)、两层多晶硅栅(第一层多晶硅栅205a和第二层多晶硅栅208a)、第一源区210和第一漏区211。其中作为浮置栅用的具有第一种掺杂类型的第一层多晶硅栅205a中的掺杂杂质会通过浮栅开口 204扩散至具有第二种掺杂类型的掺杂阱202内形成扩散区206，扩散区206与掺杂阱202形成一个pn结二极管结构，从而使得作为浮置栅用的第一层多晶硅栅205a与第一漏区211通过一个二极管连接，且作为控制栅用的第二层多晶硅栅208a至少延伸至上述二极管之上。非易失性存储器402包括两层栅介质层(第一层栅介质层203b和第二层栅介质层207b)、两层多晶硅栅(第一层多晶硅栅205b和第二层多晶硅栅208b)、第二源区212和第二漏区213。在半浮栅存储器401的第二层多晶硅栅208a和非易失性存储器402的第二层多晶硅栅208b的两侧分别形成有由绝缘材料形成的栅极侧墙209。在由半浮栅存储器401和非易失性存储器402构成的集成电路芯片中，还包括隔离电极的钝化层311以及金属电极312。
[0023]本发明的集成电路芯片可以由多种方法制造，图4至图9描述了本发明的集成电路芯片的制造方法的第一个实施例的工艺流程，其中，在图中仅示出了单个半浮栅存储器和单个非易失性存储器。
[0024]首先，如图4所示，在具有第一种掺杂类型的半导体衬底200的表面生长一氧化层201，然后在氧化层201之上淀积光刻胶301并通过光刻工艺形成图形，然后以光刻胶301为掩膜刻蚀氧化层301以露出半导体衬底200，然后通过离子注入的方法在半导体衬底200内形成具有第二种掺杂类型的掺杂阱202。其中，第一种掺杂类型为η型，第二种掺杂类型为P型，或者，相应地，第一种掺杂类型为P型，第二种掺杂类型为η型。
[0025]接下来，剥除光刻胶301和氧化层201，然后在半导体衬底200的表面生长第一层栅介质层203，然后在第一层栅介质层203之上淀积一层光刻胶302并通过光刻工艺定义出半浮栅存储器的浮栅开口 204的位置，然后以光刻胶302为掩膜刻蚀第一层栅介质层203，在第一层栅介质层203中形成一个浮栅开口 204，浮栅开口 204位于具有第二种掺杂类型的掺杂阱202之上，如图5所示。
[0026]接下来，剥除光刻胶302，然后覆盖所形成的结构淀积第一层多晶硅205，然后通过光刻工艺定义出用于隔离器件的浅沟槽隔离结构的位置，接着以光刻胶为掩膜刻蚀第一层多晶硅205，并继续刻蚀暴露出的第一层栅介质层203和半导体衬底200，在半导体衬底200内形成浅沟槽，之后在浅沟槽内形成绝缘层300，绝缘层300使得具有第二种掺杂类型的掺杂阱202仅位于半浮栅存储器的衬底区域内。接着进行离子掺杂，使得位于半浮栅存储器区域内的第一层多晶娃205具有第一种掺杂类型,而位于非易失性存储器内的第一层多晶硅205具有第二种掺杂类型，如图6所示。
[0027]接下来，通过光刻工艺和刻蚀工艺，刻蚀第一层多晶硅205，分别形成半浮栅存储器的第一层多晶娃栅205a和非易失性存储器的第一层多晶娃栅205b,其中半浮栅存储器的第一层多晶硅栅205a覆盖整个或者部分浮栅开口 204，并通过浮栅开口 204与具有第二种掺杂类型的掺杂阱202连接。其中，第一层多晶硅栅205a覆盖整个浮栅开口 204的结构如图7a所示，第一层多晶硅栅205a覆盖部分浮栅开口 204的结构如图7b所示。
[0028]接下来，以图7a所示的结构为例，刻蚀掉暴露的第一层栅介质层203，然后覆盖所形成的结构形成第二层栅介质层207，并在第二层栅介质层207之上形成第二层多晶硅，然后通过光刻工艺和刻蚀工艺刻蚀第二层多晶硅，分别形成半浮栅存储器的第二层多晶硅栅208a和非易失性存储器的第二层多晶硅栅208b，半浮栅存储器的第二层多晶硅栅208a至少延伸至具有第二种掺杂类型的掺杂阱202之上。其中，半浮栅存储器的第二层多晶硅栅208a仅延伸至掺杂阱202之上，仅在掺杂阱202的一侧包围第一层多晶硅栅205a的结构如图8a所示，半浮栅存储器的第二层多晶硅栅208a在第一层多晶硅栅205a两侧都超出第一层多晶娃栅205a,在其两侧包围第一层多晶娃栅205a的结构如图8b所不。
[0029]还可以同时集成逻辑器件，如在形成半浮栅存储器和非易失性存储器的第二层多晶硅栅时，还可以同时形成逻辑器件的栅极208c，如图Sc所示。
[0030]最后，在半浮栅存储器的第二层多晶硅栅208a以及非易失性存储器的第二层多晶硅栅208b的两侧分别形成栅极侧墙209，并沿着栅极侧墙209的边沿刻蚀第二层栅介质层207以露出半导体衬底200，然后在半浮栅存储器的第二层多晶硅栅208a的两侧的半导体衬底200内形成半浮栅存储器的第一源区210和第一漏区211，以及在非易失性存储器的第二层多晶硅栅208b的两侧的半导体衬底200内形成非易失性存储器的第二源区212和第二漏区213，最后淀积钝化层311，并在钝化层311内形成接触孔和金属电极312，如图9a所示。其中，在芯片中同时集成逻辑器件的结构如图9b所示，还包括逻辑器件的第三源区214和第三漏区215。
[0031]图10至图14描述了本发明的集成电路芯片的制造方法的第二个实施例的工艺流程，其中，在图中仅示出了单个半浮栅存储器和单个非易失性存储器。
[0032]首先，如图10所示，在具有第一种掺杂类型的半导体衬底200内形成具有第二种掺杂类型的掺杂阱202。其中，第一种掺杂类型为η型，第二种掺杂类型为P型，或者，相应地，第一种掺杂类型为P型，第二种掺杂类型为η型。然后在半导体衬底200的表面生长第一层栅介质层203，然后在第一层栅介质层203形成一个浮栅开口 204，浮栅开口 204位于具有第二种掺杂类型的掺杂阱202之上。然后覆盖所形成的结构淀积第一层多晶硅20