，凹部12a内也被填埋。因此，能够将P_型层16中的形成在凹部12a内的部分用作为形成在SJ构造上的ρ型层。
[0064]因此，能够将用于形成ρ型柱的ρ型层和形成在SJ构造上的ρ型层，通过相同的P_型层16构成并且能够同时形成，因此能够实现制造工序的简化。此外，不需要如在构成SJ构造之后形成SJ构造上的ρ型层的情况那样，进行PN柱的表面的平坦化研磨，并且不需要进行平坦化研磨、晶片清洗等PN柱的表面和p_型层16的构造间的处理。因此，能够抑制半导体装置的耐压产生偏差，能够抑制器件特性的恶化。
[0065]并且，使凹部12a的形成工序与凹部12b的形成同时进行，该凹部12b成为形成于划线区域的对准的目标。因此，能够使凹部12a的形成工序与凹部12b的形成工序共通化，能够进一步实现制造工序的简化。
[0066](第二实施方式)
[0067]对本发明的第二实施方式进行说明。本实施方式为，相对于第一实施方式将形成于半导体装置的纵型MOSFET变更为平面型，其他与第一实施方式相同，因此仅对与第一实施方式不同的部分进行说明。
[0068]参照图4(a)以及图4(b)对本实施方式的纵型MOSFET的制造方法进行说明。
[0069]首先，在进行了在第一实施方式中说明的图1 (a)、图1 (b)、图2 (a)、图2 (b)的工序之后，作为图4(a)的工序，进行与在第一实施方式中说明的图3(a)相同的工序。由此，构成如下构造:在半导体基板10的表面侧，包括凹部12a以及沟槽15内在内地在n_型层12的表面上使p_型层16外延生长，进而使ρ -型层16残留在凹部12a内。即，形成如下构造:在构成SJ构造的ρ型柱以及SJ构造上已经形成有p_型层16的构造。这些工序可以基本上与第一实施方式完全相同。但是，关于残留在SJ构造上的？_型层16的膜厚，成为在通过离子注入来形成后述的η型连接层30时、能够贯通SJ构造上的ρ_型层16而形成η型连接层30的程度的膜厚。
[0070]然后，在图4(b)所示的工序中，进行用于形成平面型的纵型MOSFET的各构成要素的制造工序。
[0071]S卩，对SJ构造上的p_型层16的表层部离子注入ρ型杂质而形成P _型通道层17，并且对P—型通道层17的表层部离子注入η型杂质而形成η +型源极区域18。此外，通过以P—型通道层17中的形成在ρ -型层16上的部分为中心来离子注入ρ型杂质而形成ρ +型主体层19，并且在该P+型主体层19的表层部形成ρ +型接触区域20。进而，在配置于各ρ +型接触区域20之间的相邻接的η+型源极区域18之间，在从η+型源极区域18离开规定间隔的位置离子注入η型杂质，由此形成从P—型通道层17达到η -型层12的η型连接层30。该η型连接层30形成为，与p—型通道层17的通道形成部相接并且贯通ρ -型层16而达到η _型层12中的构成η型柱的部分。因此，η型连接层30成为平面型的纵型MOSFET工作时的电流路径，而起到使导通电阻降低的作用。
[0072]进而，形成至少覆盖p—型通道层17的表面的栅极绝缘膜22，并且在栅极绝缘膜22上形成栅极电极23。此外，在半导体基板10的表面侧，进行层间绝缘膜24的形成工序、栅极布线以及源极电极25的形成工序。然后，在半导体基板10的背面侧，进行与η+型硅基板11的背面Ilb连接的漏极电极26的形成工序，由此形成η通道的平面型的纵型MOSFET。之后，通过切割而分割成芯片单位，由此具备SJ构造的平面型的纵型MOSFET的半导体装置完成。
[0073]如此，也能够将与第一实施方式相同的制造方法应用于具备平面型的纵型MOSFET的半导体装置，并能够得到与第一实施方式相同的效果。
[0074](第三实施方式)
[0075]对本发明的第三实施方式进行说明。本实施方式是相对于第二实施方式考虑了半导体装置的外周耐压构造的制造方法，其他与第二实施方式相同，因此仅对与第二实施方式不同的部分进行说明。
[0076]参照图5(a)?图7(b)，对本实施方式的纵型MOSFET的制造方法、即在具备具有SJ构造的平面型的纵型MOSFET的半导体装置中还包含外周耐压构造的形成工序的制造方法进行说明。
[0077]首先，在图5(a)所示的工序中，准备在作为具有表面Ila以及背面Ilb的由半导体材料构成的基板的n+型硅基板11的表面Ila上，使相当于第一半导体层的η _型层12外延生长的基板。然后，进行在第一实施方式中说明的图1(b)所示的工序，而形成凹部12a、12b。接着，通过使用了未图示的掩模的光蚀刻工序，在η—型层12中的与外周区域相当的部分形成凹部12c。具体而言，将主区域中的形成纵型MOSFET的区域作为单元区域，在其外周区域形成降低表面电场层，由此形成外周耐压构造，但在成为该降低表面电场层的部分形成有凹部12c。
[0078]之后，在图5(b)所示的工序中，以填埋凹部12c内的方式在rT型层12的表面上使口_型层16外延生长，并根据需要对表面进行平坦化研磨。此时，例如在n_型层12的表面上以3?7μπι的膜厚残留p_型层16。由此，形成在凹部12c内与未形成凹部12c的部分相比P_型层16更厚的半导体基板10。
[0079]之后，在图6 (a)、图6 (b)、图7 (a)、图7 (b)所示的工序中，进行与在第一、第二实施方式中说明的图2(a)、图2(b)、图4(a)、图4(b)相同的工序。由此，作为外周耐压构造，通过与单元区域相比在外周区域中使P_型层16形成到更深而构成降低表面电场层40的具备SJ构造的平面型的纵型MOSFET的半导体装置完成。
[0080]如此，还能够成为考虑了作为外周耐压构造而形成降低表面电场层的制造方法。如此，也能够得到与第二实施方式相同的效果。
[0081]另外，在第二实施方式中也是在外周区域形成有？_型层16，因此即便不形成凹部12c，通过第二实施方式所示的制造方法也能够在外周区域构成降低表面电场层40。但是，如图7(a)所示那样，在进行了 p_型层16的表面的平坦化研磨时，ρ _型层16也有可能被除去到η—型层12露出的程度。在该情况下，通过进行与图7(b)相同的工序，能够制造具有SJ构造的平面型的纵型MOSFET的半导体装置。在该情况下，变得在外周区域不残留p—型层16而无法构成降低表面电场层40。因此，通过如本实施方式那样在η—型层12预先形成凹部12c，并预先与单元区域相比在外周区域中更厚地形成ρ—型层16，由此能够可靠地构成降低表面电场层40。
[0082]此外，在将平坦化研磨进行到n_型层12的表面露出的程度的情况下，η _型层12也可能被研磨，因此PN柱的深度有可能产生偏差。但是，由于通过η型连接层30来实现低导通电阻化，所以只要按照残留P—型层16那样的条件来进行平坦化研磨即可，不是如以往那样必须使η_型层12露出的构成。因此，即便假设η _型层12被研磨，研磨量也非常少，而几乎不产生由PN柱的深度的偏差引起的耐压偏差。
[0083](其他实施方式)
[0084]例如，也能够将如上述第三实施方式所示那样考虑了外周耐压构造的制造方法应用于第一实施方式所示那样的具备沟槽栅极型的纵型MOSFET的半导体装置的制造方法。具体而言，在进行到在第三实施方式中说明的图7(a)的工序之后，进行与在第一实施方式中说明的图3(b)相同的工序，由此成为图8所示那样的沟槽栅极型的纵型MOSFET。如此，在制造具备沟槽栅极型的纵型MOSFET的半导体装置时，也预先在n_型层12上形成凹部12c，由此在平坦化研磨后至少在凹部12c内残留p_型层16。由此，能够构成降低表面电场层40，能够得到与第三实施方式相同的效果。
[0085]此外，在上述各实施方式中，以使第一导电型为η型、第二导电型为ρ型的η通道类型的MOSFET为例进行了说明，但也能够将本发明应用于使各构成要素的导电型反转了的P通道类型的MOSFET。
[0086]此外，在上述实施方式中，以在主区域与划线区域之间形成阶差的方式形成第一凹部12a，但也可以以在这些区域之间以外的部位形成阶差的方式形成第一凹部12a。例如，在分割成芯片单位之前的晶片中，除了主区域以及划线区域之外，在这些区域的外周部还存在未被芯片化的不要区域。因此，也可以以在主区域以及划线区域与不要区域之间形成阶差的方式、例如以包括主区域以及划线区域的方式形成第一凹部12a。此外，也可以在主区域中的外周部形成阶差。在该情况下，以包括主区域的至少一部分、具体而言包括单元区域的方式形成第一凹部12a即可。
[0087]并且，在上述实施方式中，将以能够抑制形成SJ构造时的PN柱的深度偏差的方式形成第一凹部12a的情况作为例子进行了说明。但是，关于基于平坦化研磨等构造间的处理的P_型层16的异常生长，能够与是否形成第一凹部12a无关地进行抑制。S卩，在形成于rT型层12的沟槽15内填埋f型层16，并且进一步接着在rT型层12中的沟槽15外侧的部分上也形成Ρ_型层16，由此能够抑制ρ _型层16的异常生长，并且能够抑制器件特性的恶化。
[0088](第四实施方式)
[0089]参照图11(a)至图12(b)对本发明的第四实施方式的半导体装置的制造方法进行说明。另外，在此，以作为SJ构造的纵型MOSFET而具备沟槽栅极型的纵型MOSFET的半导体装置为例进行说明。
[0090]〔图11(a)所示的工序〕
[0091]准备在作为具有表面Illa以及背面Illb的由半导体材料构成的基板的η+型硅基板111的表面Illa上、使相当于第一半导体层的η—型层112和相当于第二半导体层的Ρ_型层113外延生长的半导体基板110。η +型硅基板111是作为漏极区域起作用的部分，与η_型层112相比η型杂质浓度更高。η -型层112是作为漂移层起作用并且构成PN柱中的η型柱的部分。ρ—型层113用于通道形成、构成未图示的外周的耐压构造，例如成为3?7 μπι的厚度。
[0092]〔图11(b)所示的工序〕
[0093]在半导体基板110的表面侧，以覆盖口_型层113的方式，通过CVD (Chemical VaporDeposit1n)法、热氧化等以0.2?0.3 μm的厚度形成氧化膜114。之后，在氧化膜114上配置未图示的抗蚀剂，经由光蚀刻工序在沟槽形成规定位置使抗蚀剂开口并且在该开口位置使氧化膜114开口。然后，除去抗蚀剂，将氧化膜114作为掩模，进行RIE(Reactive 1nEtching)法、交替地反复导入02与C4F8以及SF6而反复进行底部蚀刻以及基于聚合膜的侧壁保护的BOSCH法等的各向异性蚀刻。具体而言，贯通P—型层113而以规定深度、例如与n_型层112的厚度相等或者比其浅若干地对η _型层112进行蚀刻。由此，在η _型层112的所期望位置形成SJ构造形成用的例如成为条纹状的沟槽115。
[0094]〔图11(c)所示的工序〕
[0095]使氧化膜114中的形成在从沟槽115离开的位置的部分残留，将配置于沟槽115的开口部周边的部分除去。
[0096]例如，在氧化膜114上再次配置抗蚀剂之后，在半导体基板110中的形成纵型MOSFET等而作为芯片进行利用的主区域使抗蚀剂开口。然后，在通过抗蚀剂覆盖了形成对准的目标的区域且是