2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线在一个 制造阶段中示意性示出的纵向剖面图的一个例子。
[0046] 图35是第7实施方式中沿着图2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线在一个 制造阶段中示意性示出的纵向剖面图的一个例子。
[0047] 图36是第7实施方式中沿着图2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线在一个 制造阶段中示意性示出的纵向剖面图的一个例子。
[0048] 图37 (a)是第7实施方式中沿着图2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线在 一个制造阶段中示意性示出的纵向剖面图的一个例子，图37(b)是第7实施方式中沿着图 2(a)的3Aa-3Aa线、3Ab-3Ab线示意性示出的纵向剖面图的一个例子。
[0049] 图38是第8实施方式中沿着图2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线、图2 (C) 的3AC-3AC线示意性示出的纵向剖面图的一个例子。
[0050] 附图标记说明
[0051] 在附图中，1表示半导体基板，MG表示栅电极（第1栅电极），MT表示存储单元（存 储元件），Trpl、Trp2表示晶体管（周围元件），PG1表示栅电极（第2栅电极），3表示栅 绝缘膜（第1绝缘膜），23表示栅绝缘膜（第2绝缘膜），4、24、44表示第1电极膜（多晶 娃膜），5表示电极间绝缘膜（第1电极间绝缘膜），25表示电极间绝缘膜（第2电极间绝 缘膜），6、26、46表示第2电极膜（多晶娃膜），73、273、473表示娃化物层，7、27、47表示势 垒金属膜，8、28、48表示金属膜，12、32、52表示第3电极膜，CG表示控制电极。
【具体实施方式】
[0052] W下，参照附图对适用于作为非易失性半导体存储装置的NAND型闪存装置的几 个实施方式进行说明。另外，附图是示意性的例子，厚度和平面尺寸的关系、各层的厚度的 比率等与实际的并不必然一致。此外，对于上下左右的方向，也表示将W后说明的半导体基 板的电路形成面一侧作为上方的情况下的相对的方向，而并不必然与W重力加速度方向为 基准的方向一致。另外，在W下的说明中，为了便于说明，可W使用XYZ直角坐标系。在该 坐标系中，将相对于半导体基板2的表面（主平面）平行的方向和彼此交叉的2个方向作 为X方向和Y方向，将与X方向和Y方向的双方向交叉的方向作为Z方向。
[00閲第1实施方式
[0054]W下，图1~图14表示第1实施方式。图1是用方框图概略地示出NAND型闪存 装置的电气构成的一个例子。如图1所示，NAND型闪存装置1在存储单元区域M上具备将 多个存储单元MT配置成矩阵状的存储单元阵列Ar，并且在周围电路区域P内具备进行存储 单元阵列Ar的各存储单元的读出/写入/消除的周围电路PC。
[00巧]在存储单元区域M内的存储单元阵列Ar中配置有多个单位单元UC。在单位单元 UC中，分别连接到位线化一侧的选择晶体管STD、连接到源极线化一侧的选择晶体管STS 和在该两个选择晶体管STD-STS之间成为例如64( = m)个存储元件的存储单元MT (相当 于存储元件）串联连接。1个块是在X方向（行方向：图1中左右方向）上并列排列n列单 位单元UC的结构。存储单元阵列Ar被构成为在Y方向（列方向）上排列多个块。另外， 为了简化说明，在图1中示出1个块。
[0056] 周围电路区域P设置在存储单元区域M的周围，周围电路PC配置在存储单元阵列 Ar的周围。该周围电路PC具备地址译码器ADC、读出放大器SA、具有电荷粟电路的升压电 路BS、传输晶体管部WTB等。地址译码器ADC经由升压电路BS与传输晶体管部WTB电气连 接。
[0057] 地址译码器ADC根据从外部提供的地址信号选择1个块。升压电路BS在被提供 块的选择信号时对从外部提供的驱动电压进行升压，并经由传输栅线TG将预定电压提供 给各传输栅晶体管WTGD、WTGS、WT。传输晶体管部WTB具备传输栅晶体管WTGD、传输栅晶体 管WTGS和字线传输栅晶体管WT等。传输晶体管部WTB与各个块对应地设置。
[0058] 传输栅晶体管WTGD的漏极/源极中的一方与选择栅驱动线SG2连接，另一方与选 择栅线SGLD连接。传输栅晶体管WTGS的漏极/源极中的一方与选择栅驱动线SG1连接， 另一方与选择栅线SGLS连接。此外，传输栅晶体管WT的漏极/源极中的一方与字线驱动 信号线WDL分别连接，另一方与在存储单元阵列Ar内设置的字线WL分别连接。
[0059] 在排列在X方向上的多个单位单元UC中，各个选择晶体管STD的栅电极SGD (参 照图2(a))通过选择栅线SGLD电气连接。此外，各个选择晶体管STS的栅电极SGS(参照 图2(a))通过选择栅线SGLS电气连接。选择晶体管STS的源极与源线化共同连接。在X 方向上排列的多个单位单元UC的存储单元MT的各个栅电极MG通过字线WL电气连接（参 照图2(a))。
[0060] 各传输栅晶体管WTGD、WTGS、WT的栅电极通过传输栅线TG相互共同连接，并与升 压电路BS的升压电压供给端子连接。读出放大器SA与位线化连接，并在读出数据时连接 暂时保存该数据的锁存电路。
[0061] 图2(a)是存储单元区域M的一部分的布局模式的一个例子。如图2(a)所示，在 半导体基板（例如，P型单晶娃基板）2的存储单元区域M中，通过在沟槽内嵌入元件分离膜 (参照图3(b)的参考标记13)而构成的STI (浅沟槽隔离）结构的元件分离区域Sb沿着 图2(a)中的Y方向延伸形成。该元件分离区域訊在图2(a)中的X方向上W预定间隔形 成多个。由此，元件区域Sa沿着图2(a)中的Y方向延伸形成，在半导体基板2的表层部， 多个元件区域Sa在X方向上分离形成。
[006引字线WL沿着与元件区域Sa正交交叉的方向（图2(a)中的X方向）延伸形成。字 线WL在图2(a)中的Y方向上W预定间隔形成多条。在与字线WL交叉的元件区域Sa之上 形成有存储单元MT的栅电极MG。
[0063] 在Y方向上相邻的一组存储单元MT成为NAND串。选择晶体管STD、STS分别在 NAND串的两端的存储单元MT的Y方向两外侧上相邻地设置。选择晶体管STD在X方向上 并列设置多个，多个选择晶体管STD的栅电极SGD通过选择栅线SGLD电气连接。另外，在 与选择栅线SGLD交叉的元件区域Sa之上形成选择晶体管STD的栅电极SGD。
[0064] 图2(b)和图2(c)分别示出了作为周围电路区域P的周围元件的晶体管Trpl和 Trp2的布局的一个例子。由于该些晶体管Trpl、Trp2的结构大致相同，因此，只说明图2化） 的晶体管Trpl的平面布局，晶体管Trp2的布局说明仅仅说明在特征方面不同的部分。
[0065] 在半导体基板2上W剩余矩形状的元件区域Saa的方式形成元件分离区域訊b。 在周围电路区域P上形成的晶体管Trpl被设置在该矩形状的元件区域Saa中。在元件区 域Saa中，W横切该元件区域Saa的方式形成孤立的栅电极PG1，在其两侧的半导体基板2 上设置扩散杂质而形成的扩散区域（无标记）。在栅电极PG1之上设置栅接触点CP1。虽 然栅接触点CP1在栅电极PG1的上面之上进行接触，但该接触区域在平面上成为元件分离 区域訊b正上方的区域。
[006引同样，如图2(C)所示，W横切晶体管T巧2的元件区域Saa的方式形成孤立的栅电 极PG2。在该栅电极PG2之上设置有栅接触点CP2。虽然栅接触点CP2在栅电极PC2的上 面之上进行接触，但该接触区域在平面上成为元件分离区域訊b正上方的区域。
[0067] 图3(a)和图3(b)示意性地示出存储单元区域W及周围电路区域内的元件的剖面 结构的一个例子。图3 (a)是沿着图2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线、图2(C)的 3Ac-3Ac线示意性示出的纵向剖面图的一个例子。图3(b)是沿着图2(a)的3Ba-3Ba线、图 2(b)的3Bb-3化线、图2(c)的3BC-3BC线示意性示出的纵向剖面图的一个例子。其中，沿 着图3 (a)和图3化）的3Aa-3Aa线、3Ba-3Ba线的部分示意性地示出了存储单元区域M内的 存储单元MTW及选择晶体管STS的剖面结构。
[0068] 图3(a)的沿着3Ab-3Ab线和图3(b)的沿着3Bb-3化线的部分示意性地示出了 周围电路区域P的晶体管Trpl的剖面结构。图3(a)的沿着3Ac-3Ac线和图3(b)的沿着 3BC-3BC线的部分示意性地示出了周围电路区域P的晶体管T巧2的剖面结构。另外，在该 些图3(a)和图3(b)中示出了存储单元MT、选择晶体管STD W及晶体管Trpl和Trp2的各 个栅电极的加工后的状态。
[0069] 如图3(a)所示，在半导体基板2的上面之上形成了栅绝缘膜3。该栅绝缘膜3例 如由娃氧化膜等构成。在栅绝缘膜3的上面之上形成了存储单元MT的栅电极MG和选择晶 体管STD的栅电极SGD。
[0070] 在栅绝缘膜3的上面之上，存储单元MT的栅电极MG W预定间隔形成，存储单元MT 的栅电极MG和选择晶体管STS的栅电极SGS W预定间隔形成。存储单元MT是包含栅电极 MG和在其两侧的半导体基板2上形成的源/漏区域2a的结构。存储单元MT在Y方向上 (参照图2(a))相邻地形成多个。
[0071] 与该些存储单元MT的端部相邻地形成选择晶体管STS。图示的选择晶体管STS的 栅电极SGS与在与存储单元MT的栅电极MG相反一侧相邻的块的选择晶体管STS存在预定 间隔而形成。另外，虽然示出了选择晶体管STS的结构，但是选择晶体管STD的结构也与选 择晶体管STS的结构是相同的结构。
[0072] 在成为一对选择晶体管STS之间的扩散区域化的一侧形成源线接触点CS(参照 图2(a)，在图3(a)中未图示）。存储单元MT的栅电极MG在栅绝缘膜3之上顺序地层叠了 第1电极膜4、电极间绝缘膜5、第2电极膜6、势垒金属膜7、金属膜8,并在金属膜8之上层 叠了绝缘膜9。绝缘膜9例如由氮化娃膜构成。
[0073] 第1电极膜4例如用被导入了 P型杂质（例如测炬)）的P型多晶娃膜形成，并在 存储单元MT中被构成为浮游电极FG。另外，作为第1电极膜4,示出了使用被导入P型杂 质的多晶娃膜的方式。P型杂质在例如惨杂了测炬）的情况下W例如lXl〇w~1〇22[原子 /cm 3]左右的浓度被惨杂。也可W导入n型杂质（例如磯（P))，但并不限于此。作为n型 杂质，也可W只惨杂磯（P)。在该种情况下的磯的浓度例如是1 X 10"~10"[原子/cm3]左 右。另外，多晶娃膜中的杂质浓度可W通过SIMS(二次离子质谱法）分析等来测定。
[0074] 电极间绝缘膜5例如使用0N0(氧化物-氮化物-氧化物）膜或者N0N0N(氮化 物-氧化物-氮化物-氧化物-氮化物）膜或者将中间的氮化膜用高介电常数绝缘膜 (化曲-K膜；例如氧化铅、氧化給）替换的膜。
[00巧]第2电极膜6例如用被导入了 P型杂质（例如测炬)）的P型多晶娃膜形成。另 夕F，作为第2电极膜6,示出了使用被导入P型杂质的多晶娃膜的方式，但也可W使用被导入 了 n型杂质（例如磯（P))的多晶娃膜，并且并不限于此。
[0076] 势垒金属膜7例如由氮化鹤（WN)膜构成。金属膜8例如由鹤（W)膜构成。第2 电极膜6、势垒金属膜7和金属膜8被构成为控制电极CG (字线WL)。在半导体基板2的表 层，在栅电极MG-MG之间、栅电极SGS-MG之间设置有源/漏区域2a。在栅电极SGS-SGS之 间设置被扩散了杂质的扩散区域化。
[0077] 选择晶体管STS的栅电极SGS是与存储单元MT的栅电极MG的结构大致相同的结 构。栅电极SGS在栅绝缘膜3之上顺序地层叠了第1电极膜4、电极间绝缘膜5、第2电极 膜6、势垒金属膜7 W及金属膜8。在该栅电极SGS中，在第2电极膜6和电极间绝缘膜5 的中央设置了预定宽度尺寸的开口 11，在该开口 11内嵌入了第3电极膜12。第3电极膜 12例如由被导入了 p型杂质（例如测炬)）的p型多晶娃膜构成。另外，作为第3电极膜， 虽然示出了使用被导入P型杂质的多晶娃膜的方式，但也可W使用被导入n型杂质（例如 磯（P))的多晶娃膜，并且不限于此。
[0078] 该第3电极膜12是通过开口 11电气连接在第1电极膜4和势垒金属膜7之间的 电极膜，由此，电气连接了第1电极膜4和金属膜8的选择栅电极SGS成为一体的栅电极。 第3电极膜12的上面和第2电极膜6的上面基本一致地平坦地形成。因此，在选择栅电极 SGS中，第3电极膜12在第2电极膜6的上面之上不形成。
[0079] 其结果，第3电极膜12的上面的势垒金属膜7 W大致均一的膜厚度形成。此外， 势垒金属膜7在第1电极膜4的上面4a的上方也大致平坦地形成。在各栅电极MG-MG之 间、SGS-MG之间设置有空隙G。与栅电极MG同样地，在栅电极SGS的金属膜8之上层叠了 绝缘膜9。绝缘膜9例如用氮化娃膜形成。在空隙G之上W覆盖各栅电极MG、SGS的方式 形成绝缘膜10。该绝缘膜10例如用氧化娃膜形成。
[0080] 此外，在图3(b)的沿着3Ba-3Ba线的剖面中示出了在X方向上相邻的栅电极MG 通过字线WL连接的部分和在X方向上相邻的选择栅电极SGS通过选择栅线SGLS连接的部 分。
[0081] 在该剖面图中，字线WL是在半导体基板2的上方隔着空隙G和电极间绝缘膜5形 成的。在半导体基板2上形成沟2c，在沟2c的形成区域之上，空隙G被设置在字线WL-WL 间、WkSGLS间。因此，能够抑制字线札