-WL间、字线札-选择栅线SGLS间的寄生电容。
[0082] 此外，选择栅线SGLS虽然连接上述的选择栅电极SGS，但在图3(b)的沿着 3Ba-3Ba线的剖面中，在半导体基板2的沟2c内嵌入了元件分离膜13。该元件分离膜13 例如用氧化娃膜形成。
[0083] 在元件分离膜13之上，隔着电极间绝缘膜5层叠了构成选择栅线SGLS的第2电极 膜6、势垒金属膜7 W及金属膜8。与图3 (a)所示的剖面一样，在第2电极膜6和电极间绝 缘膜5上形成开口 11，并在该开口 11内构成了第3电极膜12。该第3电极膜12在图3(b) 的沿着3Ba-3Ba线的剖面中，在元件分离膜13的上面之上形成。
[0084] W下，参照图3(a)的沿着3Ab-3Ab线和图3(b)的沿着3Bb-3化线的剖面说明晶 体管Trpl的结构。晶体管Trpl具备在半导体基板2之上隔着栅绝缘膜23形成的栅电极 PG1和在栅电极PG1的两肋的半导体基板2的表层上形成的源/漏区域2d。在此，源/漏 区域2d的深度比源/漏区域2a的深度更深。所谓"深度"是指从半导体基板2的表面开 始的深度。
[0085] 该栅电极PG1和选择晶体管STS的栅电极SGS是大致相同的构成。在晶体管Trpl 中，在元件区域Saa之上形成栅绝缘膜23。该栅绝缘膜23例如用氧化娃膜形成，并根据晶 体管Trpl的种类W不同的膜厚度形成。在栅绝缘膜23之上形成栅电极PG1。
[0086] 栅电极PG1在栅绝缘膜23之上层叠第1电极膜24、电极间绝缘膜25、第2电极膜 26、第3电极膜32、势垒金属膜27 W及金属膜28而构成。在金属膜28之上层叠了绝缘膜 29、绝缘膜30。第1电极膜24例如由被导入n型杂质（例如磯任）或者神（As))的n型 多晶娃膜构成。虽然示出了在第1电极膜24中导入n型杂质的方式，但也可W导入P型 杂质，并且并不限于此。作为一个例子，有在第1电极膜24中惨杂n型杂质和P型杂质两 种杂质的情况。在该种情况下，在第1电极膜24中惨杂了例如磯任）或者神（As) W及测 炬）作为杂质。在第1电极膜24中，W例如IX l〇w~lO22 [原子/cm3]左右的浓度惨杂磯 或者神。此外，在第1电极膜24中，W例如IX 1〇19 [原子/cm3]左右的程度浓度惨杂例如 测炬）。在该种情况下，第1电极膜24作为导电型而成为n型。
[0087] 电极间绝缘膜25用与电极间绝缘膜5相同的材料构成。第2电极膜26由被导入 了例如n型杂质（例如磯（P))的n型多晶娃膜构成。虽然示出了在第2电极膜26中导 入n型杂质的方式，但也可W导入P型杂质，并且不限于此。第3电极膜32由被导入例如 n型杂质（例如磯（P))的多晶娃膜构成。虽然示出了在第3电极膜32中导入n型杂质的 方式，但也可W导入P型杂质，并且不限于此。
[0088] 势垒金属膜27用与势垒金属膜7相同的材料（例如氮化鹤（WN))构成。金属膜 28用与金属膜8相同的材料（例如鹤（W))构成。绝缘膜29用与绝缘膜9相同的材料（例 如氮化娃膜）构成。绝缘膜30用与绝缘膜10相同的材料（例如氧化娃膜）构成。
[0089] 在栅电极PG1中，在电极间绝缘膜25和第2电极膜26的一部分设置1个或者多 个开口 31。开口 31是为了贯通第2电极膜26和电极间绝缘膜25直到第1电极膜24的 上面之上而设置的。此外，开口 31在元件分离膜13的上面之上不形成（参照图2(b)和图 3化)）。在开口 31的内侧嵌入第3电极膜32。
[0090] 第3电极膜32是通过开口 31电气连接在第1电极膜24和势垒金属膜27之间的 电极膜，并电气连接第1电极膜24和金属膜28,栅电极PG1成为一体的栅电极。第3电极 膜32的上面平坦地形成。此外，在栅电极PG1中，第3电极膜32也在第2电极膜26的上 面的上方形成。在此，在第2电极膜26的上面的上方形成的第3电极膜32的膜厚度是膜 厚度dl。
[0091]周围晶体管T巧1的栅宽度和栅长度在多数情况下分别比选择晶体管STS的栅宽 度和栅长度更大。其结果，通过与栅宽度和栅长度的大小一致地增大周围晶体管Trpl的开 口 31的宽度或者增加开口 31的数量，能够减小第1电极膜24和第3电极膜32之间的接 触电阻。
[0092] 在图3(b)的沿着3Bb-3化线的剖面中，可W在半导体基板2的沟2c内嵌入元件 分离膜13,元件分离膜13的上面高度W与存储单元区域M内的选择栅线SGLS之下的元件 分离膜13的上面的高度大致一致的方式形成。在元件分离膜13的上面之上层叠了电极间 绝缘膜25、第2电极膜26、第3电极膜32、势垒金属膜27、金属膜28。在该金属膜28之上 顺序地层叠了绝缘膜29、绝缘膜30。
[0093] 在该剖面中也是栅电极PG1的第2电极膜26被形成为其上面与字线WL和选择栅 线SGLS的第2电极膜6的上面高度大致相同的高度。在该剖面中也是栅电极PG1的第3 电极膜32被层叠在第2电极膜26的上面之上。在此，所谓高度是指从栅绝缘膜3、23的上 面开始的高度。
[0094]目P，在图3(a)的沿着3Aa-3Aa线、3Ab-3Ab线的剖面中，栅电极PG1的第2电极膜 26被构成为其上面与栅电极MG和选择栅电极SGS的第2电极膜6的上面高度大致相同的 高度。目P，可W说从栅绝缘膜3的上面到第2电极膜6的上面的距离与从栅绝缘膜23的上 面到第2电极膜26的上面的距离相等。栅电极PG1的第3电极膜32被层叠在第2电极膜 26的上面之上。因此，栅电极MG与栅电极PG1相比能够构成只比在第2电极膜26的上面 的上方形成的第3电极膜32的膜厚度dl低。
[009引 由此，能够构成适合于成为存储元件的存储单元MT的高度低的栅电极MG。如果存 储单元MT间的Y方向上的宽度短而存储单元MT的栅电极MG的高度高，则在栅电极MG的 加工时栅电极MG有可能巧塌。如果存储单元MT间的Y方向上的间隔窄而存储单元MT的 栅电极MG的高度高，则有可能源/漏区域2a的形成变得困难。另一方面，由于栅电极PG1 的栅长度、栅宽度大，因此，难W发生栅电极MG那样的问题。
[0096] 此外，存在加深晶体管T巧1的源/漏区域2d的扩散深度的情况。此时，提高用于 形成源/漏区域2d的离子注入的加速能量。在此，在栅电极PG1中，通过提高栅电极PG1 的高度，能够降低注入离子穿透栅电极PG1而进入半导体基板2的表层的沟道区域的危险。
[0097] 此外，由于栅电极PG1的宽度被形成为比栅电极MG的宽度更宽，并能够与栅宽度 的宽窄一致地增大栅电极PG1的开口 31的宽度或者增加开口 31的数量，因此能够构成布 线电阻和界面电阻低的栅电极PG1。
[009引W下，参照图3(a)的沿着3AC-3AC线和图3(b)的沿着3BC-3BC线的剖面说明晶 体管Trp2的结构。在周围电路区域P内，如图3(a)和图3(b)的晶体管Trp2所示，也可W 将晶体管T巧2的栅电极PG2形成为与存储单元MT的栅电极MG或者/ W及选择晶体管STS 的栅电极SGS的高度大致相同的高度。在此，所谓高度是指从栅绝缘膜3、43的上面开始的 局度。
[0099] 晶体管T巧2具备在半导体基板2之上隔着栅绝缘膜43形成的栅电极PG2和在栅 电极PG2的两肋的半导体基板2的表层形成的源/漏区域2e。在此，源/漏区域2e的深度 可W比源/漏区域2d的深度浅。此外，源/漏区域2e的深度可W小于等于源/漏区域2a 的深度。
[0100] 该栅电极PG2是与选择晶体管STS的栅电极SGS大致相同的构成。在晶体管Trp2 中，在元件区域Saa之上形成栅绝缘膜43。该栅绝缘膜43例如用氧化娃膜形成，并能够根 据晶体管Trp2的种类而W不同的膜厚度形成。在栅绝缘膜43之上形成栅电极PG2。
[0101] 栅电极PG2是在栅绝缘膜43之上层叠了第1电极膜44、电极间绝缘膜45、第2电 极膜46、势垒金属膜47 W及金属膜48的构成。在金属膜48之上顺序地层叠了绝缘膜49、 绝缘膜50。第1电极膜44例如由被导入n型杂质（例如磯（P))的多晶娃膜构成。虽然示 出了在第1电极膜44中导入n型杂质的方式，但也可W导入P型杂质，并且并不限于此。
[0102] 电极间绝缘膜45用与电极间绝缘膜5、25相同的材料构成。第2电极膜46例如 由被导入n型杂质的多晶娃膜构成。虽然示出了在第2电极膜46中导入n型杂质的方式， 但也可W导入P型杂质，并且不限于此。
[0103] 势垒金属膜47用与势垒金属膜7、27相同的材料（例如氮化鹤（WN))构成。金属 膜48用与金属膜8、28相同的材料（例如鹤（W))构成。绝缘膜49用与绝缘膜9、29相同 的材料（例如氮化娃膜）构成。绝缘膜50用与绝缘膜10、30相同的材料（例如氧化娃膜） 构成。
[0104] 在栅电极PG2中，在电极间绝缘膜45和第2电极膜46的一部分设置有1个或者 多个开口 51，并在该开口 51的内侧嵌入第3电极膜52。第3电极膜52例如由被导入n型 杂质（例如磯（P))的多晶娃膜构成。虽然示出了在第3电极膜52中导入n型杂质，但也 可W导入P型杂质，并且并不限于此。
[0105] 该第3电极膜52是通过开口 51电气连接在第1电极膜44和势垒金属膜47之间 的电极膜，由此，栅电极PG2电气连接第1电极膜44和金属膜48,栅电极PG2成为一体的栅 电极。第3电极膜52的上面和第2电极膜46的上面基本一致并且平坦地形成。因此，在 栅电极PG2中，第3电极膜52在第2电极膜46的上面的上方不形成。
[0106] 周围晶体管Trp2的栅宽度大多比选择晶体管STS的栅宽度更宽。其结果，通过与 栅宽度的宽窄一致地增大周围晶体管Trp2的开口51的宽度或者增加开口51的数量，能够 减小第1电极膜44和第3电极膜52之间的接触电阻。
[0107] 在图3(b)的沿着3BC-3BC线的剖面中，在半导体基板2的沟2c内嵌入元件分离 膜13,元件分离膜13的上面W与存储单元区域M内的选择栅线SGLS之下的元件分离膜13 的上面W及周围电路区域P的栅电极PG1之下的元件分离膜13的上面大致一致的方式形 成。在元件分离膜13的上面之上层叠了电极间绝缘膜45、第2电极膜46、势垒金属膜47、 金属膜48。在该金属膜48之上顺序地层叠了绝缘膜49、绝缘膜50。
[010引在该剖面中，在第2电极膜46和电极间绝缘膜45上不形成开口 51，在元件分离膜 13的上面之上层叠了电极间绝缘膜45、第2电极膜46、势垒金属膜47、金属膜48。在该剖 面中，栅电极PG2的第2电极膜46被形成为其上面与字线WL和选择栅线SGLS的第2电极 膜6的上面高度大致相同的高度。
[0109] 在图3(a)的沿着3Aa-3Aa线、3AC-3AC线的剖面中，栅电极PG2的第2电极膜46 被构成为其上面与栅电极MG和选择栅电极SGS的第2电极膜6的上面高度大致相同的高 度。该是由于栅电极PG2的第3电极膜52未被层叠在第2电极膜46的上面的上方的缘故。
[0110] 根据本实施方式，在半导体基板2上形成存储单元MT和晶体管Trpl，存储单元MT 的栅电极MG从上面开始按照金属膜8、势垒金属膜7、第2电极膜6的顺序形成，晶体管Trpl 的栅电极PG1从上面开始按金属膜28、势垒金属膜27、第3电极膜32、第2电极膜26的顺 序形成。目P，栅材料的层叠结构相互不同。因此，能够得到栅电极MG和选择栅电极SGS的 高度比栅电极PG1的高度低的构成。
[0111] 此外，能够在周围电路区域P配置具有不同高度的晶体管Trpl、Trp2。根据晶体 管T巧2要求的特性，不需要加深源/漏区域2e的深度。目P，栅电极PG2可W比栅电极PG1 低。例如，能够将栅电极PG2的高度与栅电极MG大致相等。例如，通过在栅电极MG附近配 置栅电极PG2,能够提高在W后的CMP工序中的平坦化的精度。
[0112] W下，参照图4~图14说明上述结构的制作方法。另外，在W下的说明中W特征部 分为中也进行说明，但是，如果是一般的工序，也可W在各工序之间添加其它工序，根据需 要，也可W除去W下的工序。此外，如果各工序能够使用，则也可W适宜地替换。图4(a)、图 5(a)、图 6(a)、图 7(a)、图 8(a)、图 9(a)、图 10(a)、图 11 (a)、图 12(a)、图 13(a)和图 14(a) 是沿着图2 (a)的3Aa-3Aa线、图2化）的3Ab-3Ab线、图2(C)的3AC-3AC线在一个制造阶 段中示意性示出的纵向剖面图的一个例子。图4化）、图5化）、图6化）、图7化）、图8化）、图 9化）、图10化）、图11化）、图12化）、图13化）和图14化）是第1实施方式中沿着图2(a)的 3Ba-3Ba线、图2(b)的3Bb-3化线、图2(c)的3BC-3BC线在一个制造阶段中示意性示出的 纵向剖面图的一个例子。
[0113] 另外，在W下的说明中，为了便于说明，在上述的结构说明中按照参考标记进行说 明，但应当注意，在表示存储单元区域M的存储单元MT、选择晶体管STS的制造阶段的附图 (沿着3Aa-3Aa线的剖面）内附加的标记3~12和在表示周围电路区域P的附图（沿着 3Ab-3Ab线、3Ac-3Ac线的剖面）内附加的标记23~32、43~52,各个数只是"20"、"40"不 同的标记要素是在大致同一个工序或者同一个制造阶段中成膜的要素。
[0114]首先，如图4(a)和图4(b)所示，在半导体基板（P型单晶娃基板）2之上形成栅绝 缘膜3、23、43。该些栅绝缘膜3、23、43例如通过热氧化处理来形成氧化娃膜。此外，也可^ 通过各自进行热氧化处理，使栅绝