娃化物层27a被插入形成在 势垒金属膜27的下面与第3电极膜32的上面之间。该娃化物层27a例如用娃化鹤（WSi) 膜形成。
[0151] 在晶体管T巧2的栅电极PG2中形成娃化物层47a。该娃化物层47a被插入形成在 势垒金属膜47的下面与第2电极膜46和第3电极膜52的各上面之间。该娃化物层47a 例如用娃化鹤（WSi)膜形成。该些娃化物层7a、27a、47a的层叠方向的膜厚度彼此大致相 同。该可W通过使用同一制造工序来实现。其它结构由于与上述实施方式相同，因此省略 其说明。
[0152] 对制造方法进行说明。直到图9(a)和图9(b)的制造阶段为止，由于与第1实施 方式中的制造方法相同，因此省略说明。在该图9(a)和图9(b)的制造阶段中，在第2电极 膜6、26、46的上面之上沉积金属，例如鹤，并进行RTA(快速热退火）处理而形成娃化物层 7a、27a、47a。然后，对于未反应的金属，使用药液除去。该些娃化物层7a、27a、47a例如W 5~200乂的膜厚度同时形成。由于该些娃化物层7a、27a、47a同时成膜，因此，在各区域M 和P中变成相同膜厚度。
[0153] 其后，在娃化物层7a、27a、47a的上面之上形成势垒金属膜7、27、47，并在势垒金 属膜7、27、47的上面之上形成金属膜8、28、48。此后的制造工序与上述实施方式是一样的。
[0154] 根据本实施方式，能够使存储单元MT的栅电极MG的高度比栅电极PG1的高度更 低。其结果，能够得到与第1实施方式一样的效果。
[0巧引此外，由于栅电极MG、栅电极PG1、PG2具有娃化物层47a，因此，能够降低栅电极 MG、栅电极PGUPG2的电阻。
[0156] 第3实施方式
[0157] 图16A~图18表示第3实施方式及其变形例。在该第3实施方式中，示出只在周 围电路区域P的一部分的晶体管Trpl的栅电极PG1中形成娃化物层27a的方式。
[0158] 如图16A和图1她所示，在晶体管T巧1的栅电极PG1中形成娃化物层27a。该娃 化物层27a被插入形成在势垒金属膜27的下面与第3电极膜32的上面之间。该娃化物层 27a例如用娃化鹤（WSi)膜形成。另一方面，在存储单元MT的栅电极MG、选择栅电极SGS和 栅电极PG2中不设置娃化物层7a、47a。目P，在栅电极MG和选择栅电极SGS中，第2电极膜 6和势垒金属膜7直接连接，在栅电极PG2中，第2电极膜46和势垒金属膜47直接连接。 由此，周围电路区域P内的一部分的晶体管Trpl被形成为其栅电极PG1的高度只高出娃化 物层27a的膜厚度。相反，存储单元MT被形成为其栅电极MG的高度只低娃化物层27a的 膜厚度。
[0159] 对制作方法进行说明。直到图8(a)和图8(b)的制造阶段为止，由于与第1实施 方式中的制作方法相同，因此省略说明，但是在该图8(a)和图8(b)的制造阶段中，在第3 电极膜12、32、52的上面之上形成娃化物层7a、27a、47a。其结果，形成为如图17(a)和图 17(b)所示。该些娃化物层7a、27a、47a例如W5~200A的膜厚度同时形成。在该种情况 下，在各区域M和P中变成相同的膜厚度。
[0160] 如图18 (a)和图18化）所示，使用光刻技术和RIE法在晶体管Trpl的栅电极PG1 的形成区域中形成抗蚀剂掩膜（未图示），将该抗蚀剂掩膜作为掩膜，除去娃化物层27a。在 除去该娃化物层27a时，通过调整其下层的第3电极膜12、52的蚀刻量，降低第2电极膜6、 46和第3电极膜12、52的上面。
[0161] 其后，在第2电极膜6、46和第3电极膜12、52 W及娃化物层27a的上面之上形成 势垒金属膜7、27、47。在势垒金属膜7、27、47的上面之上形成金属膜8、28、48。其后的制造 工序与上述实施方式是相同的。其后的制造工序由于是与上述实施方式相同的制造工序， 因此省略详细说明。
[0162] 在本实施方式中，如图16A和图1她所示，能够降低栅电极MG、SGS的高度。此外， 也能够调低周围电路区域P内的其它栅电极（例如PG2)的高度。其结果，得到与第1、第2 实施方式一样的效果。
[0163] 变形例
[0164] 如在图16C、图16D中示出的变形例，在各栅电极MG、SGS、栅电极PG1、PG2中，将 从栅绝缘膜3、23、43到第3电极膜12、32、52的上面为止的高度设置成相同。在此，只在栅 电极PG1中形成娃化物层27a。即使在该种结构中，也能够降低栅电极MG、SGS的高度。此 夕F，也能够调低周围电路区域P内的其它栅电极（例如PG2)的高度。其结果，得到与第1、 第2实施方式一样的效果。
[016引另外，关于制作方法，只要栅电极MG、SGS、PG2与第1实施方式一样地制造，栅电极 PG1适用第2实施方式的栅电极PG2的制造工序即可。
[0166] 第4实施方式
[0167] 图19(a)和图19(b)表示第4实施方式。如图19(a)和图19(b)所示，存储单元 MT的栅电极MG的电极间绝缘膜5之上的电极结构由作为第2电极膜6的多晶娃膜W及娃 化物层7a构成。此外，周围晶体管T巧1的栅电极PG1的第3电极膜32之上的电极结构由 娃化物层27a构成。此外，周围晶体管T巧2的栅电极PG2的第2电极膜46和第3电极膜 52之上的结构由娃化物层47a构成。其它结构由于与上述实施方式是一样的，因此省略其 说明。
[016引对制造方法进行说明。直到图9(a)和图9(b)的制造阶段为止，由于与第1实施 方式中的制作方法相同，因此省略说明，但是在该图9(a)和图9(b)的制造阶段中，在各膜 6、12、32、46、52的上面之上形成娃化物层7a、27a、47a。该些娃化物层7a、27a、47a可W例 如W5~200乂的膜厚度形成。在该种情况下，在各区域M和P中变成同一膜厚度。其后， 虽然在第2实施方式中，形成势垒金属膜7、27、47，并在势垒金属膜7、27、47的上面之上形 成金属膜8、28、48，但在本实施方式中省略该些工序。目P，在娃化物层7a、27a、47a之上直接 形成绝缘膜9、29、49。其后的制造工序和上述实施方式一样。
[0169] 即使在本实施方式的结构中，也能够使存储单元MT的栅电极MG的高度比栅电极 PG1的高度低。
[0170] 第5实施方式
[0171] 图20~图29表示第5实施方式。在多晶娃和金属（也包含势垒金属）的接合结 构中，如果在其接合面上形成肖特基接合，则界面电阻容易增高。此外，多晶娃中的惨杂载 体凝聚，界面电阻容易增高，使非惨杂载体降低惨杂载体的活性化率，电阻容易增高。
[0172] 因此，在本实施方式中，使用图20所示的结构。图20示出沿着图2(a)的3Aa-3Aa 线、3Ab-3Ab线的示意性剖面的一个例子。
[0173] 如图20所示，在选择栅电极SGS的第3电极膜12的上部与势垒金属膜7的接触 界面上设置有娃化物层7a。此外，在晶体管T巧1的栅电极PG1的第3电极膜32的上部与 势垒金属膜27的接触面上设置有娃化物层27a。其结果，由于娃化物层7a、27a被配置在多 晶娃（第3电极膜12、32)与金属（势垒金属膜7、27)的界面上，因此能够降低多晶娃与金 属的界面电阻。
[0174] 在本实施方式中，如图20所示，娃化物层7a只在嵌入开口 11内的第3电极膜12 的上部形成。进一步地，娃化物层27a只在嵌入开口 31内的第3电极膜32的上部形成。此 夕F，娃化物层7a、27a在第2电极膜6、26的上部未形成。换句话说，娃化物层7a、27a在栅 电极MG、PGl的侧面不露出。
[01巧]图21~图31沿着图2(a)的3Aa-3Aa线、3Ab-3Ab线示意性地示出一个制造阶段。 另外，图21表示上述实施方式的图6(a)中所示的制造阶段，在本实施方式中，直到该制造 阶段为止，使用与上述实施方式相同的制造工序形成。
[0176] 如图22所示，形成第2电极膜6、26,并在第2电极膜6、26的上面之上形成用于蚀 刻阻挡的阻挡膜1〇1、121。该阻挡膜101U21例如使用氮化娃膜通过CVD法在区域M、P中 同时形成。
[0177] 如图23所示，在阻挡膜101U21的上面之上涂敷抗蚀剂102、122,并使用光刻法对 抗蚀剂102、122进行图案化。
[0178] 如图24所示，将被图案化了的抗蚀剂102U22作为掩膜，用RIE法对阻挡膜101、 121进行各向异性蚀刻处理。通过灰化法除去抗蚀剂102、122,将阻挡膜101U21作为掩膜 进行各向异性蚀刻处理，形成贯通第2电极膜6、26和电极间绝缘膜5、25的孔。如图25所 示，形成第3电极膜12、32。第3电极膜12、32例如用多晶娃形成。另外，第3电极膜12、 32的导电型无论是n型还是P型只要可W适宜地调整即可。
[017引如图26所示，将阻挡膜101、121作为阻挡，对第3电极膜12、32进行回蚀亥I]。该 样的话，第3电极膜12、32的上面与阻挡膜101U21的上面大致相同地形成。
[0180] 如图27所示，在阻挡膜10U121的上面之上对钻（Co)、铁（Ti)、鹤（W)、铅（&)、 钢（Mo)等中的一种金属化、2化进行成膜。如图28所示，通过进行RTA处理，只在第3电 极膜12、32的上部有选择地形成金属娃化物层7a、27a。如图29所示，使用药液除去未反应 的金属7b、27b，并使用例如热磯酸（H4PO4)剥离阻挡膜1〇1、121。
[0181] 其后的处理是在第2电极膜6、26的上面之上W及娃化物层7a、27a的上面之上形 成势垒金属膜7、27,并在势垒金属膜7、27的上面之上形成金属膜8、28。其后，通过RIE法 等加工栅电极MG、PG1。此时，不需要对娃化物层7a、27a进行蚀刻。因此，栅电极MG、PG1 的加工变得容易。此后的工序由于与上述实施方式相同，因此省略其说明。
[0182] 根据本实施方式，由于娃化物层7a、27a被构成在多金属栅界面上，因此，能够降 低界面电阻。此外，娃化物层7a、27a只被配置在栅电极MG、PG1的开口的上方（栅电极的 中央部）。其结果，由于在栅加工时不加工娃化物层，因此能够容易进行栅加工。
[0183] 第6实施方式
[0184] 图30~图33表示第6实施方式。如图33(b)表示，也存在娃化物层7a、27a的上 面分别与第2电极膜6、26的上面的位置相同的情况。对第6实施方式的制作方法进行说 明。图30示出了在第5实施方式中对第3电极膜12、32进行了回蚀刻处理后的另一种方 式。如图30所示，在对第3电极膜12、32进行了回蚀刻处理后，也有第3电极膜12、32的 上面与阻挡膜101U21的上面不一致的情况。
[0185] 图31~图33表示此后的工序。如图31所示，在第3电极膜12、32的上面之上有 选择地形成娃化物层7a、27a。此时，娃化物层7a、27a的上面与第2电极膜6、26的上面处 于相同的位置。其后，如图32所示，剥离阻挡膜101、121，如图33(a)所示，在第2电极膜 6、26的上面之上形成势垒金属膜7、27。其后，通过使用上述实施方式所示的制造工序形成 其上层的层叠结构，能够制造图33(b)所示的结构。
[0186] 根据本实施方式，能够得到与第5实施方式一样的效果。此外，在栅电极MG、PG1 的层叠方向，第2电极膜6、26的层叠方向的上面高度与娃化物层7a、27a的上面高度是相 同的高度。因此，由于第2电极膜6、26的上面与第3电极膜12、32上面的段差，能够减小 势垒金属膜7、27被切断的可能性。
[0187] 第7实施方式
[0188] 图34~图37表示第7实施方式。如图37(b)所示，也有娃化物层7a、27a的上面 比第2电极膜6、26的上面的位置低的情况。对第7实施方式的制作方法进行说明。如图 34所示，在对第3电极膜12、32进行了回蚀刻处理之后，第3电极膜12、32位于阻挡膜101、 121的上面的下方。
[0189] 图35~图37表示其后的工序。如图35所示，在第3电极膜12、32的上面之上有 选择地形成娃化物层7a、27a。此时，娃化物层7a、27a的上面位于第2电极膜6、26的上面 的下方。其后，如图36所示，剥离阻挡膜101、121，如图33所示，在第2电极膜6、26的上面 之上形成势垒金属膜7、27。其后，通过使用上述实施方式所示的制造工序形成其上层的层 叠结构，能够制造图37(b)所示的结构。
[0190] 根据本实施方式，第2电极膜6、26的层叠方向的上面高度比第3电极膜12、32的 层叠方向的上面高度高。即使在该种方式中也能够降低界面电阻。
[0191] 第8实施方式
[0192] 图38表示第8实施方式。如图38所示，可W将由多晶娃膜（第2电极膜6)、多晶 娃膜（第3电极膜12)、势垒金属膜7和金属膜8构成的存储单元MT的栅电极MG的层叠 结构和由多晶娃膜（第2电极膜26)、多晶娃膜（第3电极膜32)、势垒金属膜27和金属膜 28构成的周围电路的栅电极PG1的层叠结构设置成彼此相同的层叠结构。在该图38所示 的例子中，第3电极膜12的上面高度被形成得比第3电极膜32的上面高度低。
[0193]目P，在第1实施方式的图9(a)和图9(b)所示的制造阶段中，在对第3电极膜12 进行回蚀刻处理时，一边使第3电极膜12的上面高度比第3电极膜32的上面高度低，一边 使第3电极膜12残留在第2电极膜6的上面之上。该样的话，在最后的制造阶段中，能够 得到图38所示的结构。