缘膜3、23、43的膜厚度不同。
[011引接着，例如通过使用LPCVD法沉积用于形成浮游电极FG的多晶娃，形成第1电极 膜4、24、44。此时，例如在第1电极膜4中导入形成P型杂质（例如测炬)），在第1电极膜 24、44中导入形成n型杂质（例如磯（P))。
[0116] 作为该形成方法，例如列举该样的方法：在一旦沉积了未导入杂质的多晶娃后，使 用光刻法形成抗蚀剂掩膜（未图示），通过用离子注入法注入杂质，在第1电极膜4中导入 P型杂质（例如测炬)）；然后，在剥离了抗蚀剂掩膜并进而修复了掩膜后，在第1电极膜24、 44中导入n型杂质（例如磯（P))。
[0117] 此外，作为另一种方法，例如，在一边在栅绝缘膜3之上惨杂P型杂质一边一旦沉 积了作为第1电极膜4的多晶娃之后，除去存储单元M W外的第1电极膜4。接着，在用同 样的方法一边导入n型杂质一边形成第1电极膜24、44之后，除去存储单元区域M的第1电 极膜24、44。使用该种方法也可W在第1电极膜4中导入形成P型杂质（例如测炬)），在 第1电极膜24、44中导入形成n型杂质（例如磯（P))。W下，使用CVD法在第1电极膜4、 24、44之上形成成为掩膜的氮化娃膜100。另外，虽然示出了第1电极膜4用P型多晶娃、 第1电极膜24、44用n型多晶娃形成的方式，但并不限于此。
[0118] 接着，用光刻技术在氮化娃膜100之上对抗蚀剂掩膜（未图示）进行图案化，并将 该抗蚀剂掩膜作为掩膜，通过作为干蚀刻技术的RIE(反应离子蚀刻）法，对氮化娃膜100 进行图案化。然后，用灰化法除去抗蚀剂掩膜。
[0119] 接着，将被图案化了的氮化娃膜100作为掩膜，用Rffi法对第1电极膜4、24、44、栅 绝缘膜3、23、43、半导体基板2的上部进行干蚀刻处理，如图4化）所示，形成用于形成元件 分离区域訊、S化的沟2c。
[0120] 接着，如图5(a)和图5(b)所示，在沟2c内嵌入元件分离膜13。该元件分离膜13 采用例如用涂敷法涂敷作为S0G(旋涂玻璃）的聚娃氮焼而形成的氧化娃膜。使用聚娃氮 焼形成的氧化娃膜相对于氨氣酸的蚀刻速率是热氧化娃氧化膜的100倍左右。
[0121] 在沟2c内嵌入元件分离膜13之后，例如用CMP(化学机械抛光）法进行平坦化， 并进一步地，例如通过使用Rffi法进行回蚀刻（etch back),形成为将元件分离膜13的上面 位置位于第1电极膜4、24、44的上面的下方且栅绝缘膜3、23、43的上面的上方。然后，例 如用热磯酸处理剥离氮化娃膜100。
[012引如图6 (a)和图6(b)所示，在整个面（即，图6(a)的第1电极膜4、24、44之上W 及图6(b)的元件分离膜13之上）上形成电极间绝缘膜5、25、45。该电极间绝缘膜5、25、 45例如用0N0膜或者N0N0N膜同时形成。作为该形成方法，例如使用LPCVD法等形成。
[0123] 在电极间绝缘膜5、25、45之上形成第2电极膜6、26、46。此时，例如在第2电极膜 6中导入形成P型杂质（例如测炬)），在第2电极膜26、46中导入形成n型杂质（例如磯 任)）。
[0124] 作为该形成方法，例如可W列举该样的方法；在一旦沉积了未导入杂质的多晶娃 之后，使用光刻法形成抗蚀剂掩膜（未图示），通过用离子注入法注入杂质，在第2电极膜6 中导入P型杂质（例如测炬)）；然后，在剥离了抗蚀剂掩膜并进一步恢复掩膜之后，在第2 电极膜26、46中导入n型杂质（例如磯（P))。
[0125] 此外，作为另一种方法，例如，在一边在电极间绝缘膜5、25、45之上惨杂P型杂质 一边一旦沉积了作为第2电极膜6的多晶娃之后，除去存储单元区域M W外的第2电极膜 6。接着，在用同样的方法一边导入n型杂质一边形成第2电极膜26、46之后，除去存储单元 区域M的第2电极膜26、46。使用该方法也可W在第2电极膜6中导入形成P型杂质（例 如测炬)），在第2电极膜26、46中导入形成n型杂质（例如磯（P))。
[0126] 接着，如图7(a)和图7(b)所示，使用光刻法形成用于在选择晶体管STD、STS的栅 电极SGD、SGS的一部分（例如，中央部分）W及晶体管T巧1、T巧2的栅电极PGUPG2的一 部分（例如，中央部或者从中央部靠近两侧的两侧部）上打开开口的掩膜图案（未图示）， 并通过将该掩膜图案作为掩膜进行各向异性蚀刻处理来有选择地除去第2电极膜6、26、 46、电极间绝缘膜5、25、45的一部分（特别参照图7(a))。此时，在图7(a)所示的剖面中， 除去第2电极膜6、26、46、电极间绝缘膜5、25、45的一部分直到达到第1电极膜4的上面 4a为止，在图7(b)所示的剖面中，只除去第2电极膜6和电极间绝缘膜5直到元件分离膜 13的上面为止。由此，在第2电极膜6和电极间绝缘膜5的一部分上形成开口 11，同时在 第2电极膜26、46和电极间绝缘膜25、45的一部分上分别形成开口 31、51。
[0127] 如图8(a)和图8(b)所示，形成第3电极膜12、32、52。此时，例如用P型多晶娃 形成第3电极膜12,例如用n型多晶娃形成第3电极膜32、52。该形成方法例如可W列举 该样的方法：通过使用CVD法在整个面形成未导入杂质的多晶娃膜，使用光刻法形成抗蚀 剂掩膜（未图示），并用离子注入法注入杂质，在第3电极膜12中导入P型杂质（例如测 炬)）；然后，在剥离了抗蚀剂掩膜并进一步恢复掩膜后，在第3电极膜32、52中导入n型杂 质（例如磯（P))。
[0128] 接着，如图9(a)和图9(b)所示，使用光刻法在包含晶体管Trpl的栅电极PG1的 形成区域的区域上有选择地形成抗蚀剂掩膜（未图示），并使用基于RIE法的蚀刻技术，对 存储单元区域M的栅电极MG W及选择栅电极SGS的形成区域的第3电极膜12、32、52进行 干蚀刻，并降低第3电极膜12、52的上面高度。通过调整该第3电极膜12、52的蚀刻量，能 够将非易失性的存储单元MT的栅电极MG、选择栅电极SGS的高度调整得比栅电极PG1的高 度低。
[0129] 此时，如图9(a)和图9(b)所示，除去第2电极膜6、46的上面之上的第3电极膜 12、52的残留膜。该样的话，第2电极膜6、46的上面露出。只要适宜地调整第2电极膜6、 46的上面高度即可，也可W在第2电极膜6、46的上面之上残留第3电极膜12、52。至少只 要第3电极膜12、52的膜厚度比第3电极膜32的膜厚度小即可（参照第8实施方式）。
[0130] 接着，如图10(a)和图10(b)所示，在第2电极膜6、46 W及第3电极膜12、32、52 的露出上面形成势垒金属膜7、27、47。作为该些势垒金属膜7、27、57，例如可^使用氮化鹤 (WN)或者氮化铁（TiN)等。此时，该些势垒金属膜7、27、47可W使用姗锻法同时形成。另 夕F，在图10(a)和图10(b)上，虽然也可W看见该些势垒金属膜7、27、47被切断，但其在各 区域M、P之间沿着层叠结构3~6、层叠结构23~26、32、层叠结构43~46的上面之上流 畅地形成。
[0131]如图11(a)和图11(b)所示，在势垒金属膜7、27、47之上形成金属膜8、28、48。该 些金属膜8、28、48可W例如使用鹤（W)。此时，该些金属膜8、28、48可W例如使用姗锻法同 时形成。
[013引如图12(a)和图12(b)所示，在金属膜8、28、48的上面之上形成绝缘膜9、29、49。 该绝缘膜9、29、49是在栅电极MG、SGS、PG1、PG2的栅加工中使用的膜，例如用氮化娃膜作 为硬掩膜而形成。
[0133] 如图13(a)和图13(b)所示，在绝缘膜9、29、49的上面之上用光刻法对抗蚀剂掩 膜（未图示）进行图案化，并将该被图案化了的抗蚀剂掩膜作为掩膜进行各向异性蚀刻处 理，对由绝缘膜9、29、49构成的硬掩膜进行图案化。
[0134] 此时，如图13(a)和图13(b)所示，W选择晶体管STS的栅电极SGS、周围电路的晶 体管T巧1、Trp2的栅电极PG1、PG2未被加工的方式形成掩膜图案，并W存储单元MT的栅电 极MG被切断加工的方式进行蚀刻处理。
[0135] 接着，将被图案化了的绝缘膜9、29、49作为掩膜，使用RIE法顺序地对金属膜8、 28、48、势垒金属膜7、27、47、第2电极膜6、26、46、电极间绝缘膜5、25、45进行各向异性蚀 刻处理，形成存储单元MT的栅电极MG。
[013引如图14(a)和图14(b)所示，在形成了栅电极MG之后，有选择地对元件分离膜13 进行蚀刻处理，W使得选择电极SGS正下方的元件分离膜13残留。该处理方法例如可W使 用稀氨氣酸进行。进行该处理的理由是元件分离膜13例如由使用了聚娃氮焼的氧化娃膜 构成，可采用由于氨氣酸处理而蚀刻速率高的膜。因此，例如与栅绝缘膜3等相比，对元件 分离膜13进行选择性更好的蚀刻处理。
[0137] 此时，通过控制蚀刻处理时间，能够使选择栅线SGLS正下方的元件分离膜13残 留。由此，空隙G被设置在字线WL正下方的元件分离膜13的除去区域上。
[0138] 在对元件分离膜13进行蚀刻时，期望形成贯通存储单元MT的栅电极MG正下方的 元件分离膜13的空隙G。该是由于能够大大降低元件区域Sa之间W及布线与基板间的电 容的缘故。
[0139] 如图3(a)和图3(b)所示，将栅电极MG作为掩膜，通过离子注入法对杂质进行离 子注入（离子注入A)。此外，将选择栅电极SGS作为掩膜，通过离子注入法对杂质进行离子 注入。此外，在与离子注入A不同的工序中，将周围电路区域P的栅电极PG1作为掩膜，通 过离子注入法对杂质进行离子注入（离子注入B)。在此，在进行离子注入B时，在区域 及区域P的栅电极PG2附近用抗蚀剂等形成掩膜。此外，在与离子注入B不同的工序中，将 周围电路区域P的栅电极PG2作为掩膜，通过离子注入法对杂质进行离子注入（离子注入 0。与进行离子注入A时的加速度相比，进行离子注入B时的加速度更大。此外，与进行离 子注入C时的加速度相比，进行离子注入B时的加速度更大。
[0140] 其后，W产生空隙G的方式在栅电极MG之上W及选择栅电极SGS之上形成绝缘膜 10、30、50。此时，绝缘膜10、30、50可W用采用阶梯覆盖率差的等离子CVD法的等离子TE0S 膜、等离子Si&等氧化娃膜同时形成。
[0141]为了提高集成度，存储单元MT的栅电极MG之间W及选择晶体管STS的栅电极SGS 和存储单元MT的栅电极MG之间的间隔被调整得变窄。因此，绝缘膜10难W嵌入各栅电极 MG-SGS之间、MG-MG之间，并W在该各栅电极MG-SGS之间、MG-MG之间的空隙G之上加盖的 方式形成。
[0142] 作为结果，在存储单元MT的栅电极MG之间W及在选择晶体管STD的栅电极SGD 与存储单元MT的栅电极MG之间，能够形成未被绝缘膜10埋设的空隙G。如果形成该空隙 G，则能够降低栅电极MG之间的布线间电容W及栅电极MG与半导体基板2之间的电容。因 此，能够抑制由于存储单元MT之间的干涉而引起的误操作，能够抑制布线延迟。
[0143] 通过光刻法在绝缘膜10、30、50之上对抗蚀剂掩膜（未图示）进行图案化，对于层 叠结构3~10、23~30、43~50使用RIE法顺序地进行各向异性蚀刻。该样的化，能够对 选择栅电极SGS、栅电极PG1和PG2进行图案化。在图3(a)和图3(b)所示的剖面中，能够 在形成2条选择栅线SGLS (选择栅电极SG巧的同时，在周围电路区域P中同时形成栅电极 PG1 和 PG2。
[0144] 通过使用该种制造方法，能够使存储单元MT的栅电极MG的高度比栅电极PG1的 高度低。此时的各自的高度是从在半导体基板2之上形成的栅绝缘膜3的上面开始的栅电 极MG、PG1的高度。晶体管Trpl通过提高该栅电极PG1的高度，能够谋求降低栅电阻，并进 行高速操作。相反，由于能够降低存储单元MT的栅电极MG的高度，因此，能够降低宽高比， 即使增大存储单元MT的集成度，也能够容易加工。由此容易提高成品率。
[0145] 在形成源/漏区域2d时，将栅电极PG1作为掩膜，自对准地对杂质进行离子注入。 可W将在离子注入处理中需要的栅电极PG1的高度与存储单元MT的栅电极MG独立地设 定。即使在提高了用于形成源/漏区域2d的离子注入的加速能量的情况下，也能够降低注 入离子穿透栅电极PG1进入半导体基板2的表层的沟道区域的风险。
[0146] 通过采用该制造方法，对于周围电路区域P内的晶体管Trpl的栅电极PG1的加工 工序和存储单元区域M内的存储单元MT的栅电极MG的加工工序，能够共用多个制造工序， 并且独立地调整各栅电极MG、PG1的高度。因此，能够在降低存储单元MT的栅电极MG的高 度的同时，提高晶体管Trpl的栅电极PG1的高度。
[0147] 第2实施方式
[0148] 图15(a)和图15(b)表示第2实施方式。在第2实施方式中，在存储单元MT的栅 电极MG的第2电极膜6与势垒金属膜7之间插入形成娃化物层7a，在周围晶体管Trpl的 栅电极PG1的第3电极膜32与势垒金属膜27之间插入形成娃化物层27a，在势垒金属膜 47与第2电极膜46和第3电极膜52之间插入形成娃化物层47a。
[0149] 如图15(a)和图15(b)所示，在存储单元MT的栅电极MG中形成娃化物层7a。该 娃化物层7a被插入形成在势垒金属膜7的下面与第2电极膜6的上面之间。该娃化物层 7a例如用娃化鹤（WSi)膜形成。
[0150] 在晶体管T巧1的栅电极PG1中形成娃化物层27a。该