用于功率晶体管的调节高压侧栅极驱动器电路的制作方法

本发明在第一方面涉及一种用于功率晶体管的调节高压侧栅极驱动器电路。该调节高压侧栅极驱动器电路包括由浮动电压调节器供电的栅极驱动器，该浮动电压调节器包括线性调节器件。

背景技术：

集成的d类音频放大器出现已大约超过10年并且由于很多有利特性(诸如，功率转换效率高、尺寸小、发热低以及音质好)而不断获得普及。双极cmos和dmos高压半导体工艺是用于实现这些集成d类音频放大器的典型候选项，这些集成d类音频放大器的特征是大的ldmos输出器件作为输出级的有源开关。这些ldmos晶体管是隔离的高压侧器件，并且通常是nmos器件以针对输出级的给定输出电阻使晶体管尺寸尽可能小。随着双极cmos和dmos高压半导体工艺继续演进到以180nm以下的尺寸为特征，ldmos有源开关所需的栅极驱动电压接近约5v的电压电平。通过将高压侧ldmos晶体管的栅源电压限制为与正在讨论的ldmos晶体管的氧化物电压范围(诸如，上述最大5v)相适配的电压范围，该栅极驱动电压不应被高压侧栅极驱动器超越，以维持栅极的一体化。该驱动电压精确度要求或约束使得到高压侧栅极驱动器的足够dc电源电压(即，高压侧正供电电压)的设计变复杂。传统地，通过将外部自举电容器用于每个高压侧ldmos晶体管的高栅极驱动器的dc供电电压来达到施加至高压侧ldmos晶体管的栅源电压的精确度和稳定性要求。

然而，外部电容器通常为集成d类音频放大器的许多类型的应用(具体地，低成本高音量消费者音频系统)增加了不可接受的部件量和组件成本。该方案的进一步缺点是典型的d类音频放大器可包括许多高压侧功率晶体管以及均需要外部电容器的相关联的高压侧栅极驱动器电路。例如，这是针对多电平pwm放大器的h-桥配置的输出级的情况。因此，极度期望提供一种能够准确驱动高压侧ldmos晶体管以及其他类型的高压侧功率晶体管的新型高压侧栅极驱动器和电路，而不需要任何外部电容器来稳定用于高压侧栅极驱动器的高压侧正供电电压。这已通过本调节高压侧栅极驱动器电路实现，该调节高压侧栅极驱动器电路包括向栅极驱动器提供精确且稳定的调节供电电压的新型浮动电压调节器设计。

技术实现要素：

本发明的第一方面涉及一种用于功率晶体管的调节高压侧栅极驱动器电路。该调节高压侧栅极驱动器电路包括栅极驱动器，该栅极驱动器包括高压侧正供电电压端口、高压侧负供电电压端口以及驱动器输入和驱动器输出。该调节高压侧栅极驱动器电路进一步包括浮动电压调节器，该浮动电压调节器包括：

正调节器输入，能连接至高压侧dc电压供应，

调节dc电压输出，

负调节器输入，

线性调节器件，连接至调节dc电压输出并且被配置用于抑制调节dc电压输出中的高压侧dc电压供应上的噪声和纹波电压，

dc基准电压生成器，被配置为生成在线性调节器件的控制端子处的dc基准电压以设定调节dc电压输出处的dc电压电平。浮动电压调节器包括连接在dc基准电压生成器的正端子与负端子之间的调节电容器。负调节器输入连接至高压侧负供电电压端口，并且调节dc电压输出连接至栅极驱动器的高压侧正供电电压端口。

浮动电压调节器连接至栅极驱动器的高压侧正供电电压端口和高压侧负供电电压端口，并且因此，能够维持到栅极驱动器的精确供电电压电平，而不管高压侧dc电压供应上的电压波动和电压尖峰。因此，通过进行调节dc电压输出的dc电压的适当选择或设定，在栅极驱动器的驱动器输出处传送的电压摆动可限制或约束为与先前讨论的连接至栅极驱动器的驱动器输出的功率晶体管的氧化物电压范围相适配的电压范围。由于优选地，调节dc电压输出的dc电压参照负调节器输入而基本恒定，所以可确保栅极驱动器的驱动电压永不超过耦接至栅极驱动器的驱动器输出的功率晶体管的最大安全栅极电压。调节dc电压输出的dc电压可通过dc基准电压生成器的合适编程、调整或设计来设定。本领域技术人员将理解，优选地，调节dc电压输出的dc电压参照负调节器输入而基本恒定。

线性调节器件可包括晶体管布置，该晶体管布置包括诸如mos或ldmos晶体管的一个或多个晶体管。术语线性意味着在本上下文中，调节器件是非开关的，并且调节器件两端的电压降产生预定调节dc电压。栅极驱动器可包括反相器拓扑的晶体管驱动器。该反相器拓扑晶体管驱动器可包括在栅极驱动器的高压侧正供电电压端口与高压侧负供电电压端口之间的第一级联晶体管和第二级联晶体管。串联连接的第一晶体管和第二晶体管的各自的漏极或发射极端子连接至驱动器输出。优选地，第一晶体管和第二晶体管的控制端子互连以形成晶体管驱动器的共用控制端子。

调节电容器在dc基准电压生成器的正端子与负端子之间的连接将电容要求降低为足够小的值，以允许在半导体衬底上集成调节电容器，而不会引起不可接受的裸片区域消耗。调节电容器的电容可例如小于200pf，或更优选地，小于100pf。在优选实施方式中，调节电容器包括具有以下进一步详细讨论的优势的金属-绝缘体-金属(mim)电容器。mim电容器可具有1pf与100pf之间的电容，诸如在10pf与50pf之间。

根据本调节高压侧栅极驱动器电路的一个实施方式，浮动电压调节器包括开环拓扑或前馈拓扑。因此，这些实施方式缺乏从调节dc电压输出延伸回至线性调节器件的控制端子的电压或电流调节反馈环路。浮动电压调节器的开环拓扑或前馈拓扑提供对调节dc电压输出处的经常遇到的极快负载变化的快速响应时间。因此，即使在如以下结合附图进一步详细讨论的挑战性负载变化下，开环拓扑或前馈拓扑也能够进行调节dc电压输出处的精确负载调节。

线性调节器件可包括连接在正调节器输入与调节dc电压输出之间的传输晶体管，其中，传输晶体管的控制端子连接至由dc基准电压生成器生成的dc基准电压。传输晶体管可包括分别具有连接至调节dc电压输出的源极或发射极以及分别具有连接至正调节器输入的漏极或集电极端子的mosfet或双极晶体管。

在调节高压侧栅极驱动器电路的另一个实施方式中，线性调节器件包括ab类输出级，该ab类输出级具有连接至正调节器输入的正电源端子以及连接至负调节器输入的负电源端子。此外，ab类输出级的控制端子连接至dc基准电压，并且ab类输出级的输出耦接至调节dc电压输出以发起电流至调节dc电压输出处的负载或从调节dc电压输出处的负载吸收电流。ab类输出级能够发起电流至调节dc电压输出中以及从调节dc电压输出吸收电流。该特征可致使更有效地抑制调节dc电压输出上出现的高频ac纹波或噪声电压。

ab类输出级的一个实施方式可包括：第一输出晶体管，该第一输出晶体管连接在正调节器输入与调节dc电压输出之间，第二输出晶体管，该第二输出晶体管连接在负调节器输入与调节dc电压输出之间；以及

偏置电压电路，该偏置电压电路连接在第一输出晶体管和第二输出晶体管的相应控制端子之间以便在其中设定预定dc偏置电流。

dc基准电压生成器的一个实施方式包括反向偏置的齐纳二极管，即，以反向击穿模式偏置的齐纳二极管。优选地，齐纳二极管连接在dc基准电压与负调节器输入之间。恒流生成器可被配置为向齐纳二极管的阴极施加预定dc偏置电流，以在齐纳二极管的两端形成适当的且相对稳定的dc电压降。

dc基准电压生成器的替代实施方式包括分路调节器电路。该分路调节器电路可包括：分路晶体管，该分路晶体管连接在dc基准电压与负调节器输入之间；以及误差放大器，其中，该误差放大器包括输出、第一输入和第二输入。误差放大器的输出连接至分路晶体管的控制端子。分路调节器电路进一步包括分压器，该分压器连接至dc基准电压并且被配置为向误差放大器的第一输入提供与dc基准电压成比例的分路电压。第二dc电压基准连接至误差放大器的第二输入。

分路晶体管可包括漏极扩展nmos(de-nmos)晶体管，其中，漏极扩展nmos晶体管的第一漏极端子连接至dc基准电压，并且第二或扩展漏极端子连接至调节dc电压输出。

浮动电压调节器可被配置为在调节dc电压输出处提供的dc电压电平高于耦接至调节高压侧栅极驱动器电路的栅极驱动器的功率晶体管的dc电压供应至少5v。功率晶体管可形成d类音频放大器输出级的一部分，其包括如以下进一步详细讨论的多个堆叠式功率晶体管。栅极驱动器的至少5v的过驱动能力确保输出级的nmos功率晶体管可被驱动至适当的低阻抗导通状态。调节高压侧栅极驱动器电路的高压侧dc电压供应的dc电压可高于调节dc电压输出的dc电压电平至少2v，以确保浮动电压调节器的线性调节器件(例如，传输晶体管)充分偏置。传输晶体管可包括具有耦接在调节器的正电压输入与调节dc电压输出之间的漏源端子的ldnmos或ldpmos晶体管。优选地，高压侧dc电压供应是基本固定的dc供电电压，其优选地，参照电路，诸如上述的调节高压侧栅极驱动器电路集成至其的d类音频放大器输出级的接地节点或接地电位。

本调节高压侧栅极驱动器电路的栅极驱动器可布置在新型双结隔离阱结构的内部。在申请人的共同未决欧洲专利申请第14151919.9号中进一步描述了栅极驱动器的布置。优选地，调节高压侧栅极驱动器电路的该实施方式包括：

半导体衬底，该半导体衬底包括其中形成第一阱扩散的第一极性的半导体材料。第一阱扩散包括第二极性的半导体材料并且具有抵接半导体衬底的周边外壁。该半导体衬底进一步包括布置在第一阱扩散内部的含有第一极性的半导体材料的第二阱扩散，使得第二阱扩散的外周壁抵接第一阱扩散的内周壁。栅极驱动器布置在第二阱扩散中。优选地，第一阱扩散和第二阱扩散中的每一个与栅极驱动器的高压侧负供电电压端口通过合适的电线或迹线电连接。

半导体衬底可包括p型或n型外延半导体衬底。集成高压侧栅极驱动器结构可进一步包括布置在半导体衬底中的与第一阱扩散相邻的第三阱扩散，该第三阱扩散包括第二极性的半导体材料。第二极性的半导体材料布置在第三阱扩散内部以形成第二晶体管体扩散，并且晶体管(例如，诸如ldmosfet的mosfet)布置在第二晶体管体扩散中。该实施方式特别良好适于在集成高压侧栅极驱动器结构中集成上述浮动电压调节器。布置在第二晶体管体扩散中的晶体管可以是先前讨论的线性电压调节器的传输晶体管。电线可添加在半导体衬底的顶部上，以便将传输晶体管的源极端子与栅极驱动器的高压侧正供电电压端口电连接。晶体管的源极端子可连接至浮动电压调节器的调节dc电压输出。

优选地，栅极驱动器包括布置在第二阱扩散的第一垂直壁部或第二垂直壁部中或者布置在第一晶体管体扩散中的至少一个mosfet。在一个这种实施方式中，晶体管驱动器包括布置在第一晶体管体扩散中的第一mosfet以及布置在第二阱扩散的第一垂直壁部或第二垂直壁部中的与第一mosfet的极性相反的第二mosfet。第一mosfet和第二mosfet可以是相反极性。至少一个mosfet中的每一个或者第一mosfet和第二mosfet中的每一个可以是具有小于10v的漏源极击穿电压的低压器件。由于后者原因，优选地，由高压侧浮动电压调节器提供的栅极驱动器的高压侧正供电电压端口与负供电电压端口之间的dc电压差被设为3v与10v之间的值，诸如约5v。第一mosfet与第二mosfet可互连以形成反相器类型的晶体管驱动器。在此实施方式中，第一mosfet与第二mosfet串联连接在栅极驱动器的高压侧正供电电压端口与高压侧负供电电压端口之间；并且第一mosfet和第二mosfet的相应漏极端子连接至驱动器输出。优选地，第一mosfet和第二mosfet的栅极端子耦接在一起以形成晶体管驱动器的控制端子。脉冲宽度或脉冲密度调制输入信号(例如，包括音频信号)的相应相位可施加至晶体管驱动器的控制端子，并且由此调制d类放大器、ac电机驱动器等的输出信号。

本发明的第二方面涉及集成半导体衬底，其中，调节高压侧栅极驱动器电路包括具有最小半导体裸片区域消耗的特别紧凑的布局。根据本发明的该第二方面，调节高压侧栅极驱动器电路包括根据其上述实施方式中任一个的上述金属-绝缘体-金属(mim)电容器。此外，除了调节电容器以外，栅极驱动器的集成电路部件和浮动电压调节器的集成电路部件集成在半导体衬底的第一组层中。金属-绝缘体-金属(mim)电容器集成在半导体衬底的布置在第一组层以上的第二组层中，使得金属-绝缘体-金属(mim)电容器至少部分遮盖或覆盖栅极驱动器和浮动电压调节器的集成电路部件。取决于mim电容器的电容，它可完全覆盖栅极驱动器和浮动电压调节器的集成电路部件。尽管提供调节电容器的相对大的电容，诸如上达至100pf或200pf，但是该实施方式也提供调节高压侧栅极驱动器电路的紧凑布局。如以下参考附图进一步详细讨论的，调节电容器的该相对大的电容提供对dc基准电压的改进的纹波抑制。

本发明的第三方面涉及一种d类音频放大器的输出级，该d类音频放大器的输出级包括连接在d类音频放大器的正电源轨与负电源轨之间的多个堆叠式功率晶体管。多个堆叠式功率晶体管包括相应控制端子，该控制端子被配置为根据控制电压而在导电状态与非导电状态之间切换每个功率晶体管。此外，d类音频放大器输出级包括根据其上述实施方式中任一个的多个调节高压侧栅极驱动器电路，其中，多个调节高压侧栅极驱动器电路的驱动器输出连接至多个堆叠式功率晶体管的相应控制端子。多个堆叠功率晶体管的源极端子连接至调节高压侧栅极驱动器电路的高压侧负供电电压端口中的相应高压侧负供电电压端口。

根据d类音频放大器输出级的一个实施方式，多个堆叠式功率晶体管包括第一管脚，该第一管脚包括连接在输出级的正电源轨与信号输出之间的至少第一级联功率晶体管和第二级联功率晶体管，以及

第二管脚，该第二管脚包括连接在输出级的信号输出与负电源轨之间的至少第三级联功率晶体管和第四级联功率晶体管。该实施方式的变型包括所谓的飞跨电容器，以便将第一管脚和第二管脚的中间节点充电至预定的中间供电电压电平，例如，与正电源轨与负电源轨之间的dc电压差的一半相对应的电平。根据该实施方式，d类音频放大器输出级包括连接在布置于第一级联功率晶体管和第二级联功率晶体管之间的第一中间输出级节点与布置于第三级联功率晶体管和第四级联功率晶体管之间的第二中间输出级节点之间的飞跨电容器。

附图说明

以下结合附图进一步详细描述本发明的实施方式，其中：

图1是包括现有技术的集成高压侧栅极驱动器结构的d类放大器输出级的简化示意性电路图，

图2a)是表示到寄生电路电容和外部电容的连接的d类放大器输出级的示意性电路图，

图2b)是用于现有技术的集成高压侧栅极驱动器结构的半导体衬底中的现有技术的阱结构的简化截面图，

图3a)是根据本发明的第一实施方式的包括调节高压侧栅极驱动器电路的d类放大器输出级的简化示意性电路图，

图3b)是根据本发明的第一实施方式的形成在用于保持调节高压侧栅极驱动器电路的栅极驱动器部分的半导体衬底中的阱结构的简化截面图，

图4a)是根据其第一实施方式的连接至调节高压侧栅极驱动器电路的d类音频放大器输出级的简化示意性电路图，

图4b)是在图4a)中描绘的调节高压侧栅极驱动器电路的简化截面半导体衬底布局图，

图5示出根据本发明的第二实施方式的调节高压侧栅极驱动器电路的示意性电路图，

图6示出根据本发明的第三实施方式的调节高压侧栅极驱动器电路的示意性电路图；以及

图7示出根据本发明的另一方面的由相应调节高压侧栅极驱动器电路驱动的多电平d类音频放大器输出级的示意性电路图。

具体实施方式

图1是d类放大器输出级100的简化示意性电路图。d类放大器输出级100包括现有技术的集成高压侧栅极驱动器结构或电路，gd，103。集成高压侧栅极驱动器或电路103具有电耦接至或连接至在d类输出级的高压侧上的nmos功率晶体管107的栅极端子的驱动器输出104。nmos功率晶体管107的源极端子耦接至可连接至扬声器负载以用于产生声音的负载节点或端子out。nmos功率晶体管107的漏极端子耦接至d类输出级的正dc电压供应或电压轨pvdd。d类输出级进一步包括低压侧nmos功率晶体管127，其具有耦接至负载端子out的漏极端子使得通过将扬声器交替连接至正dc电压供应pvdd和负dc电压供应gnd而以推挽式来驱动扬声器负载。通常需要集成高压侧栅极驱动器电路103驱动由nmos功率晶体管107的栅极呈现的大电容性负载。此外，栅极驱动器电路103能够将nmos功率晶体管107的栅极电压驱动至远高于正dc电压供应pvdd的电压电平，以适应nmos功率晶体管107的阈值电压，并且确保nmos功率晶体管在导电状态或接通状态中具有低电阻。通常，通过经由单独的高dc供电电压线向栅极驱动器电路103提供高的dc电压gvdd_float来完成该驱动电压能力，该dc供电电压线由于其通过二极管105连接至d类放大器的高压侧dc电压供应gvdd而能够生成足够高电平的dc电压。高压侧dc电压供应gvdd可例如，具有高于正dc电压供应pvdd的介于5伏与15伏之间的dc电压电平。高dc电压gvdd_float经由驱动器电路103的高压侧正供电电压端口106a提供至栅极驱动器电路103。栅极驱动器电路103的负电源电压经由高压侧负供电电压端口106b提供。栅极驱动器电路103的负电源电压连接至负载端子out，使得栅极驱动器103和dc电压供应gvdd_float都相对于d类输出级100的接地gnd浮动。

脉冲宽度调制音频信号经由电平位移器111提供至栅极驱动器电路103的驱动器输入。因此，该脉冲宽度调制音频信号的电平移位副本经由栅极驱动器电路103的驱动器输出104提供至nmos功率晶体管107的栅极。现有技术的栅极驱动器电路103放置在d类输出级100集成至的半导体衬底的传统阱结构中。该传统阱结构具有从阱结构耦接至半导体衬底的寄生阱电容(未示出)。此外，传统阱结构必须连接至(tiedto)如以下说明的现有技术的栅极驱动器电路103的最高dc电压电位，该现有技术的栅极驱动器电路具有寄生阱电容变得在高压侧正供电电压端口106a处耦接至高dc电压gvdd_float的不期望效果。如以下参考图2a)和图2b)以额外细节说明的，寄生阱电容的形成产生关于调节dc电压的稳定性的很多问题，并且使得存在相对大的外部调节器电容器cext，从而强制减轻寄生阱电容的有害影响。

图2a)示出在图1中描绘的现有技术的d类放大器输出级100的示意性电路图，但是包括额外电路细节，诸如，至以上讨论的nmos功率晶体管107的寄生阱电容213和寄生栅极电容cgate的连接。栅极驱动器电路103可包括cmos反相器，该cmos反相器包括示意性描绘为与相应理想开关201、203串联的上拉电阻201a和下拉电阻203a的pmos-nmos晶体管对。高dc电压供应(参考图1)由gvdd和二极管205示意性示出。栅极驱动器电路根据导致nmos功率晶体管107在导通状态与断开状态之间交替切换的脉冲宽度调制音频信号，而在高dc电压gvdd_float与负载端子out处的电压之间交替拉动驱动器输出104。然而，本领域技术人员将理解，对于许多类型的d类功率放大器而言，nmos功率晶体管107的栅极端子的电容可非常大，例如，大于1nf，诸如，在1nf与10nf之间，这取决于nmos功率晶体管107的尺寸。如上所述，现有技术栅极驱动器电路103所放置的传统阱结构导致形成上述连接在节点206处的高dc电压gvdd_float与整个d类输出级100形成或嵌入的半导体衬底的接地电位之间的寄生阱电容213。因此，如由寄生阱电流inbl指示的，包括gvdd以及二极管205的高电压供应需要向寄生阱电容213提供寄生充电和放电电流。此外，nmos功率晶体管107的漏源电压的与漏源电压的脉冲宽度调制波形相关的高转换速率或dv/dt引起大的寄生充电和放电电流流经寄生阱电容213。大的寄生充电和放电电流对由高dc电压供应提供的高dc电压gvdd_float产生显著的纹波电压。nmos功率晶体管107的漏源电压的转换速率或dv/dt可例如大于20v/ns。

在高dc电压上引起的纹波电压可导致对栅极驱动器的操作的许多不期望效果，例如，欠压事件、栅极驱动器状态的丢失以及对nmos功率晶体管107的控制损耗。为了消除或至少抑制这些不期望效果，外部电容器cext连接在节点206处的调节dc电压gvdd_float与节点212处的输出端子out之间。外部电容器cext降低电压纹波并稳定调节输出电压，这是因为现在可从cext中存储的能量中汲取寄生阱电流inbl。换言之，高dc电压gvdd_float处的电压纹波现在变得由cext与寄生阱电容213之间的电容性分压来控制，使得cext的足够大的电容将电压纹波抑制至任意期望程度。然而，由于寄生阱电容213的电容可大约为5-10pf，实验表明典型d类输出级需要电容为大约100nf的外部电容器cext来适当抑制高dc电压的电压纹波。令人遗憾的是，由于禁止裸片区域(diearea)消耗，该电容值使得在半导体衬底上与其他电子部件一起集成外部电容器cext是不切实际的。另一方面，在针对成本是重要性能参数的面向高音量消费者的音频应用(诸如，电视机、移动电话、mp3播放器等)而言，d类放大器解决方案中，极度不期望有外部部件。外部部件为d类放大器方案增加了部件和组件成本。使情况进一步恶化的是，d类音频放大器的典型输出级可包括许多功率晶体管以及均需要例如外部电容器的相关联的高压侧栅极驱动器结构或电路。多电平pwm放大器的h-桥输出级是一个实例。因此，极度期望提供一种消除对将调节供电电压稳定到栅极驱动器的高压侧正供电电压的外部电容器的任意需求的功率晶体管用的新型高压侧栅极驱动器拓扑或结构。

图2b)是布置在半导体衬底中并且用于保持以上结合上面的图2a)而讨论的现有技术的集成高压侧栅极驱动器结构100的示例性现有技术的阱结构220的简化截面图。现有技术的阱结构220导致形成寄生阱电容213在高dc电压gvdd_float与接地(gnd)之间的上述问题耦接。现有技术的阱结构220是形成在p型外延半导体衬底222中的n-阱扩散。p型外延半导体衬底222通过p+扩散触点221和合适的电线电连接至d类输出级的接地(gnd)电位。n-阱扩散包括形成n-阱扩散的底部的水平n+极性埋层(nbl)226。n-阱扩散还包括经由中间bnw层228电耦接至nbl226的n+极性半导体材料的垂直壁部230。中间dnw层228用作nbl226与nw230之间的电互连层。

n-阱扩散通过n+扩散触点232和合适的电线电连接至高dc电压gvdd_float。由电容器符号213示意性示出寄生阱电容213(nbl-epicap)到p型外延半导体衬底222的耦接布置。n-阱扩散内部的现有技术的集成高压侧栅极驱动器结构100的布置(即，具有体积236)具有如下效果：n-阱扩散必须电连接至或绑定至集成高压侧栅极驱动器结构100的最高电位。这是需要的，因为栅极驱动器电路103的pmos-nmos晶体管对或驱动器晶体管是低压器件，例如，3v或5v器件，其不能容忍远大于高dc电压gvdd_float与out处的电压电平之间的电压电平差值的电压电平。如相对于输出节点out的dc电压测量的，高dc电压的电平可位于3v与6v之间，例如，约4.5v。因此，n-阱扩散电连接至高dc电压gvdd_float。因此，寄生阱电容213形成在高dc电压gvdd_float与接地(gnd)之间，而造成上述问题。

图3a)是根据本发明的第一实施方式的包括调节高压侧栅极驱动器电路的d类放大器输出级300的简化示意性电路图。本领域技术人员将理解的是，替代方案中的本调节高压侧栅极驱动器电路可用于驱动单相或多相位电机驱动器的输出或者功率晶体管或者开关模式供电的功率晶体管。调节高压侧栅极驱动器结构置于图3b)中描绘的新型阱结构内，图3b)示出新型阱结构324的简化截面图。如在图3a)中示出的，在新型阱结构324中，与n-阱扩散326、330相关的寄生阱电容313连接至d类放大器输出级的输出端子out而不是如图2a)所示的现有技术的栅极驱动器电路的情况一般连接至高dc电压端子gvdd_float。由于该原因，寄生阱电容313耦接在节点312处的输出端子out与本调节高压侧栅极驱动器电路中的d类输出级的接地(gnd)之间。输出端子out是d类输出级的低阻抗节点，该节点由ldnmos功率晶体管307的源极端子驱动。

当ldnmos功率晶体管307置于导电状态或导通状态时，它表现出低阻抗和大的电流提供能力。因此，ldnmos功率晶体管307可轻易传送上述寄生阱电流inbl以为寄生阱电容313充电以及使寄生阱电容放电。因此，已消除了由于上述寄生阱电流inbl引起的对栅极驱动器的高dc电压供应gvdd_float的不期望纹波电压。因此，已消除了被要求用来降低现有技术的调节高压侧栅极驱动器结构100的高dc电压上的电压纹波的上述外部电容器cext。在如以下更详细讨论的栅极驱动器的本实施方式中，到栅极驱动器的高dc电压供应gvdd_float(节点306)由浮动线性电压调节器(浮动线性稳压器)305生成。外部电容器cext的消除导致d类放大器输出级及对应d类音频放大器方案的成本显著降低和尺寸降低。本领域技术人员将理解的是，d类输出级的其他实施方式可使用nmos晶体管或pldmos晶体管作为功率晶体管307。

调节高压侧栅极驱动器电路可包括cmos反相器，该cmos反相器包括示意性描绘为与相应理想开关301、303串联的上拉电阻301a和下拉电阻303a的pmos-nmos晶体管对。调节高压侧栅极驱动器或电路具有电耦接至或连接至d类输出级的高压侧上的nmos功率晶体管307的栅极端子的驱动器输出304。ldnmos功率晶体管307的源极端子耦接至可连接至扬声器负载以用于声音再现的负载节点或端子out。ldnmos功率晶体管307的漏极端子可耦接至d类输出级的正dc电压供应或轨pvdd或者耦接至堆叠式功率晶体管。d类输出级可进一步包括如结合图1的现有技术d类输出级讨论的低压侧nmos功率晶体管(未示出)，使得通过将扬声器交替连接至正dc电压供应和负dc电压供应(例如，gnd)而以推挽式来驱动扬声器负载。调节高压侧栅极驱动器电路必须能够驱动由如上所述的ldnmos功率晶体管307的栅极呈现的大的电容性负载。此外，栅极驱动器能够将ldnmos功率晶体管307的栅极电压准确驱动至远高于d类输出级的正dc供电轨(未示出)的电压电平以适应ldnmos功率晶体管307的阈值电压。这将确保ldmos功率晶体管307的低导通电阻。

通过经由浮动(相对于d类输出级的接地节点或接地电位，gnd)线性电压调节器305将调节的dc电压gvdd_float提供至栅极驱动器311来完成ldnmos功率晶体管307的栅极电压的精确设置。线性电压调节器由于其连接至d类放大器的高压侧dc电压供应pvdd+gvdd，而能够生成足够高的电压电平的调节dc电压gvdd_float。优选地，高压侧dc电压供应pvdd+gvdd是基本固定的dc供电电压，其优选地参照d类输出级的接地节点或接地电位，gnd，即，高压侧dc电压供应是接地基准的或非浮动dc电压。相反，调节dc电压gvdd_float参照负调节器输入312处的电压电位。该电压电位是浮动线性电压调节器305的高压侧负供电电压端口。

浮动线性电压调节器305示意性示出为包括ldmos传输晶体管305的形式的线性调节器件以及dc基准电压生成器vref。dc基准电压生成器vref连接在也构成d类输出级的音频输出out的负调节器输入312之间。dc基准电压生成器vref设定ldmos传输晶体管305的栅极端子(即，控制端子)处的预定dc基准电压，以设定调节器输出节点306处的合适的调节和浮动的dc电压gvdd_float。合适的平滑化或调节电容器cr可连接在vref的两端。平滑化或调节电容器cr可包括如以下更详细讨论的金属-绝缘体-金属(mim)电容器。浮动线性电压调节器305力图维持调节dc电压输出gvdd_float与负调节器输入312之间的基本恒定的dc电压差。由于与以上结合现有技术的高压侧栅极驱动器电路的实施方式讨论的那些原因相同的原因，参考负调节器输入312的调节dc电压输出gvdd_float的电平可位于3v与6v之间，诸如约4.5v。d类放大器输出级的高压侧dc电压供应pvdd+gvdd形成浮动线性电压调节器305的正调节器输入，并且可例如具有高于d类输出级的正dc供电轨的在5伏与15伏之间的dc电压电平。优选地，由浮动线性电压调节器305生成的调节dc电压gvdd_float经由栅极驱动器的高压侧正供电电压端口(未示出)提供至栅极驱动器。因此本领域技术人员将理解，浮动线性电压调节器305的正调节器输入和负调节器输入都相对于如上所述的d类输出级300的接地gnd电位而浮动。

本领域技术人员将理解，脉冲宽度调制音频信号可以以相似于图1所示的方式，经由合适的电平移位器提供至栅极驱动器的驱动器输入(参考图4a)的项414)。因此，该脉冲宽度调制音频信号的电平移位副本经由栅极驱动器的驱动器输出304提供至nmos功率晶体管307的栅极。以下参考图3b)、图4a)以及图4b)说明调节高压侧栅极驱动器结构的寄生阱电容313从调节dc供电电压向d类输出级的输出端子out的移动。

图3b)示出在形成栅极驱动器电路之前的新型阱结构324的半导体布局。新型阱结构324形成在p+型外延半导体衬底322中。p+型外延半导体衬底322通过p+扩散触点321和合适的电线电连接至d类输出级的接地(gnd)电位。新型阱结构324包括用于调节的高压侧栅极驱动器结构的具有额外p+型埋层327的双结隔离机构和结构。新型阱结构324包括n-阱扩散，其包括水平n+极性埋层(nbl)326以及n+极性半导体材料的垂直壁部330。垂直壁部330经由中间dnw层328电耦接至nbl326以形成完整的n-阱结构。nbl326形成新型阱结构324的底部，其因此具有抵接至或面向p型外延半导体衬底322的周边外壁。n-阱扩散通过n+扩散触点332和合适的电线电连接至输出端子out312。包括p+极性半导体材料的第二阱扩散布置在n-阱扩散(326、330、dnw)内部，使得第二阱扩散的外周壁抵接至或面向n-阱扩散的内周壁。第二或p-阱扩散包括形成p-阱扩散的水平底壁部的埋层327。p-阱扩散还包括p+极性半导体材料的垂直壁部329，其具有抵接并电连接至水平底壁部327的最下方边缘表面。p-阱扩散通过p+扩散触点331和合适的电线电连接至输出端子out312，使得p-阱扩散和n-阱扩散处于相同电位。

如图4b)所示，调节高压侧栅极驱动器电路417包括布置在新型阱结构424内部或新型阱结构中的栅极驱动器411。图4b)示出在图4a)中描绘的d类放大器输出级400的简化截面图，但嵌入在p+型外延半导体衬底422中的ldnmos功率晶体管407除外。d类放大器输出级400包括具有ldnmos传输晶体管405的开环拓扑的浮动线性电压调节器417。ldnmos传输晶体管405由连接至栅极端子的dc基准电压vref来控制，dc基准电压vref用以设定在节点406处的用于栅极驱动器411的高压侧正供电电压端口(pmos晶体管401的源极端子)的合适的调节dc电压gvdd_float。在漏极端子连接至正调节器输入，进而连接至高压侧dc电压供应pvdd+gvdd时，ldnmos传输晶体管405的源极端子提供调节dc电压输出gvdd_float。ldnmos传输晶体管405的该源极跟随器配置提供调节dc电压输出处的快速瞬态响应。该快速瞬态响应对于在苛刻的负载条件(在ldnmos功率晶体管407的源极端子处的低阻抗输出端子out412处具有极度急剧上升和下降的pwm或pdm波形边缘)下提供良好的负载调节是极度有利的。优选地，高压侧dc电压供应pvdd+gvdd是基本固定的dc供电电压，其优选地，参照d类输出级的接地节点或接地电位，gnd，即，高压侧dc电压供应是接地基准的或非浮动dc电压。

在图4b)的最右面部分的截面图中示出半导体衬底422中的ldmos传输晶体管405的半导体布局。ldnmos传输晶体管405的源极端子耦接至栅极驱动器411的高压侧正供电电压端口以提供精确且稳定的调节dc电压供应gvdd_float用于栅极驱动器411。浮动电压调节器的传输晶体管405的漏极端子中的一个耦接至d类音频放大器的高压侧dc电压供应pvdd+gvdd。包围或容纳栅极驱动器411的新型阱结构424具有与上述阱结构324相似的构造，并且对应特征已设置有对应参考标号以便于比较。调节高压侧栅极驱动器电路417的栅极驱动器411包括pmos-nmos晶体管对401、403与电耦接至或连接至布置在d类输出级的高压侧上的ldnmos功率晶体管407的栅极端子的驱动器输出404。如在图4b中示出的，栅极驱动器的nmos晶体管403的漏极、栅极和源极扩散或端子布置在p+极性半导体材料的垂直壁部429中。该垂直壁部429是新型阱结构424的内部p-阱的一部分。此外，新型阱结构424包括布置为抵接垂直壁部429的相对壁部且在水平p+埋层427上方的n+极性晶体管体扩散435。如图4b)所示，栅极驱动器411的pmos晶体管401的漏极、栅极和源极扩散或端子布置在n+极性晶体管体扩散435中。pmos-nmos晶体管对401、403的栅极端子经由电线或迹线404电连接以形成栅极驱动器的输入414。晶体管对401、403的pmos源极端子和nmos漏极端子经由电线或迹线415电连接以形成栅极驱动器411的输出，该输出连接至d类输出级的ldnmos功率晶体管407的栅极。电线或迹线412建立nmos晶体管403的源极、新型阱结构424的内p-阱与外n-阱之间的电连接。由图4a)和图4b)上的电容器符号413示意性示出寄生阱电容413(nbl-epicap)到p型外延半导体衬底422的耦接，图4a)和图4b)示出寄生阱电容413如何在调节dc电压输出406gvdd_float处消除，并且替代地连接至d类输出级的低阻抗输出端子out412，而产生上述益处。

图5示出调节高压侧栅极驱动器组件或电路517的第二实施方式的示意性电路图。本实施方式包括：具有包括ab类输出级的线性调节器件的开环拓扑的浮动电压调节器537。与上述浮动电压调节器设计相比，本ab类输出级具有使电流流出调节dc电压输出gvdd_float和使电流吸收至其中的有利能力。该特征可使得更有效的抑制调节dc电压输出gvdd_float506上的高频ac纹波和/或噪声。

本调节高压侧栅极驱动器电路517包括耦接至反相器配置的栅极驱动器511的高压侧正供电电压端口gvdd_float的开环的浮动电压调节器537。如示出的，栅极驱动器511的高压侧负供电电压端口512耦接至浮动电压调节器537的负调节器输入。该负调节器输入也耦接至ab类输出级以及浮动电压调节器537的dc基准电压生成器。dc基准电压生成器包括齐纳二极管534以及经由反向电压保护二极管536连接在齐纳二极管的阴极与高压侧dc电压供应pvdd+gvdd之间的第一恒流源idc1。如上所述，优选地，高压侧dc电压供应pvdd+gvdd是基本固定的dc电源电压，其优选地参照调节高压侧栅极驱动器电路517集成至的电路(诸如d类音频放大器输出级)的接地节点或接地电位。

齐纳二极管的阳极连接至负调节器输入512。第一恒流源idc1在齐纳二极管534的反向方向上提供预定偏置电流，使得在齐纳二极管534的两端形成合理的稳定齐纳膝处电压，并且齐纳电压用作用于浮动调节器的dc基准电压vref。dc基准电压vref施加至ab类输出级的输入端子508a。ab类输出级包括连接在正调节器输入(节点pvdd+gvdd处)与调节dc电压输出506之间的第一输出晶体管505a，以及连接在调节dc电压输出506与负调节器输入512之间的第二输出晶体管505b。二极管连接的mos晶体管530、532与第二恒流源idc2的级联连接形成用于第一输出晶体管505a和第二输出晶体管505b的dc偏置电压电路，以在其中设置合适的dc偏置电流。dc偏置电压电路连接在第一输出晶体管505a和第二输出晶体管505b的相应栅极或控制端子之间。调节dc电压输出506处的调节dc输出电压将约为低于dc基准电压vref的第一晶体管505a的一个栅源电压降vgs。

优选地，浮动电压调节器537包括连接在vref两端的平滑化或调节电容器cr。在调节高压侧栅极驱动器电路517的一个实施方式中，调节电容器cr包括金属-绝缘体-金属(mim)电容器，该电容器布置在半导体衬底上的高压侧栅极驱动器电路517的剩余无源和有源半导体部件上方。由于调节电容器cr的电容(并且由此尺寸)应相对大以提供最佳纹波抑制，所以重要的是，最小化cr的裸片区域消耗。这可通过将cr放置在半导体衬底的布置在另一组层(其保持调节高压侧栅极驱动器电路517的剩余有源和无源集成电路部件)的顶部上的一组层中来有利地实现。金属-绝缘体-金属(mim)电容器可例如部分或完全覆盖调节高压侧栅极驱动器电路517的剩余有源和无源集成电路部件。cr的电容可位于1pf与100pf之间。

调节电容器cr在浮动电压调节器537中的作用包括抑制dc基准电压生成器的噪声和纹波，并且用作用于ab类输出级的快速响应电流/能量储备器，允许调节dc电压输出506向栅极驱动器511提供足够的供电电流。调节dc电压输出506的快速响应对于充分抑制在d类音频放大器的操作过程中被上述由栅极驱动器511汲取的快速瞬态电流脉冲所影响的高频纹波或尖峰电压是重要的。如上所述，栅极驱动器511的输入in处的输入信号可包括具有极快的上升和下降波形边缘(诸如约1ns的上升和下降时间)的脉冲宽度调制(pwm)或脉冲密度调制(pdm)音频信号。这些快速脉冲将对调节器输出506处的调节dc电压给予对应快速电流/电压脉冲。该挑战使得在调节dc电压输出506处提供对负载变化的快速瞬态响应是重要的，以提供调节dc电压输出506的充分调节并且由此抑制在其中的ac纹波或电压尖峰。浮动电压调节器537的快速响应时间由调节器的开环配置或拓扑促进。本领域技术人员将理解，本浮动电压调节器537没有从调节dc电压输出506返回至ab类输出级的控制端子的形成电压调节器的线性调节元件的电流或电压调节反馈环路。本发明人已实验验证，这种电流或电压调节反馈环路总体反应过慢，不能充分抑制通过栅极驱动器511的切换活动而给予调节dc电压输出506上的纳秒持续时间的电流脉冲。

图6示出调节高压侧栅极驱动器电路617的第三实施方式的示意性电路图。本领域技术人员将理解，本调节高压侧栅极驱动器电路617可布置在上述半导体衬底的新型阱结构中或者布置在标准ldmos半导体衬底中。本高压侧栅极驱动器电路617包括基于分路调节电路634的浮动电压调节器637。本领域技术人员将理解，分路调节电路634可在很大程度上将第二实施方式的齐纳二极管534替代为基准电压生成元件。

本领域技术人员将理解，包括第一输出晶体管605a和第二输出晶体管605b的ab类输出级以及包括idc2和晶体管630、632的dc偏置电压电路可具有与高压侧栅极驱动器电路517的第二实施方式的对应电路部件的那些功能和电特性相同的功能和电特性。

分路调节电路634包括分路晶体管635，并且调节dc电压由通过分路晶体管635吸收的可变电流控制。浮动电压调节器637包括用作连接在高压侧dc电压供应pvdd+gvdd与调节dc电压输出gvdd_float606之间的调节器件的线性传输晶体管605。线性传输晶体管605由连接至线性传输晶体管的栅极端子的分路调节电路634的输出vref1控制。分路调节电路634进一步包括具有耦接至分路晶体管635的栅极端子或控制端子的输出的误差放大器623。误差放大器623的第一输入连接至包括电阻器r1r和rr2的分压器。分压器的第一端连接至vref1，而第二端连接至分路电压调节器637的节点612处的负调节器输入。rs1与rs2之间的抽头点或节点621向误差放大器623的第一输入提供与vref1电压成比例的分路电压(shuntvoltage)。误差放大器623的第二输入连接至dc基准电压vref2，该dc基准电压可通过合适的温度稳定电压基准(诸如，带隙电压基准)生成或推导出。误差放大器623通过增加或降低分路晶体管635的控制或栅极电压来响应调节dc电压的改变，以抵消vref1电压的变化，并且由此力图将调节dc电压输出gvdd_float维持或稳定为期望或目标dc电压。分路调节电路634包括从vref1电压返回至分路晶体管635的栅极的反馈环路。调节dc电压通过分压器和误差放大器623感测。由于环路仅从分路晶体管635的漏极端子延伸至栅极端子，所以反馈环路配置不会在分路调节器电路的响应中引入任意明显的时间延迟。误差放大器623可包括差分放大器，例如运算放大器，其中，误差放大器623的第一输入是运算放大器的非反相输入，并且第二输入是运算放大器的反相输入，或者反之亦然。分路晶体管635可包括各种类型的晶体管，诸如bjt或mosfet。在浮动电压调节器637的优选实施方式中，分路晶体管635包括漏极扩展nmos(de-nmos)晶体管。在此实施方式中，de-nmos晶体管包括连接至vref1电压的第一漏极端子以及连接至调节dc电压输出gvdd_float的第二或扩展漏极端子。

如上所述，本高压侧栅极驱动器电路617不包括本发明的第二实施方式的设定dc基准电压vref1的上述齐纳二极管534。齐纳二极管的省略是有利的，因为该特征避免齐纳二极管的阴极的负埋层(nbl)与半导体衬底接触并且由此打开到dc基准电压vref1的电位噪声注入路径。此外，齐纳二极管的阴极的负埋层(nbl)形成到半导体衬底的不期望寄生电容。调节电容器cr的作用和性能可与上述结合调节高压侧栅极驱动器电路517的第二实施方式的调节电容器cr的说明所描述的性能相同。

图7示出d类放大器电路701的示意性电路图，其包括由相应调节高压侧栅极驱动器电路517a、517b、517c、517d驱动的多电平d类音频放大器输出级703。调节高压侧栅极驱动器电路517a、517b、517c以及517d中的每一个可包括根据其上述实施方式中的一个的调节高压侧栅极驱动器电路。多电平d类音频放大器输出级或输出级703包括级联连接在d类放大器电路701的正电源轨pvdd与本实施方式中的接地电位gnd形式的负电源轨之间的四个堆叠式功率晶体管sw1、sw2、sw3、sw4。四个堆叠式功率晶体管sw1、sw2、sw3、sw4的栅极端子连接至高压侧栅极驱动器电路517a、517b、517c、517d的相应浮动和调节dc电压输出504a、504b、504c、504d，使得每个功率晶体管根据正在讨论的功率晶体管的栅极电压而在导电状态与非导电状态之间切换。四个堆叠式功率晶体管sw1、sw2、sw3和sw4中的每一个的源极端子连接至驱动同一功率晶体管的栅极端子的特定调节高压侧栅极驱动器电路的负调节器输入。本领域技术人员将理解，下部的调节高压侧栅极驱动器电路517d可连接至比正电源轨pvdd更低的供电轨电压，因为相关的功率晶体管sw4的源极端子永久连接至gnd。因此，高压侧栅极驱动器电路517的调节dc电压输出504d可事实上是接地基准电压而不是浮动电压。多电平d类音频放大器输出级703包括第一管脚，该第一管脚包括连接在正电源轨pvdd与输出级的信号输出vout之间的第一级联功率晶体管sw1和第二级联功率晶体管sw2。多电平d类音频放大器输出级703进一步包括第二管脚，该第二管脚包括级联连接在信号输出vout与负电源轨gnd之间的第三级联功率晶体管sw3和第四级联功率晶体管sw4。飞跨电容器cfly连接在布置于第一级联功率晶体管与第二级联功率晶体管之间的第一中间输出级节点705与布置于第三级联功率晶体管与第四级联功率晶体管之间的第二中间输出级节点707之间。优选地，飞跨电容器被充电至正电源轨pvdd与负电源轨gnd之间的电压差的一半，以设定信号输出vout处的中点电压。