专利名称：移位寄存器、栅极驱动器及显示装置的制作方法
技术领域：
本发明涉及显示器件技术领域，特别涉及一种移位寄存器、栅极驱动器及显示装置。
背景技术：
在TFT-LCD (Thin Film Transistor-Liquid Crystal Display,薄膜晶体管液晶显示器)中，每一像素单元在阵列基板上有一薄膜晶体管与之对应，该薄膜晶体管的栅极(Gate)连接至水平方向的扫描线(又称行扫描线)，漏极(Drain)连接至垂直方向的数据线，而源级(Source)则连接至像素电极。在显示器进行显示时，如果在水平方向的某一行扫描线上施加足够的正电压，通过薄膜晶体管栅极的控制会使得该行所有的薄膜晶体管打 开，此时该行薄膜晶体管对应的像素电极会与垂直方向的数据线连通，从而将数据线上传输的显示信号电压写入像素电极中，进而控制该像素电极对应像素单元区域上的液晶达到不同的透光度，实现对像素单元显示的灰度和/或色彩的控制。目前，TFT-IXD面板的驱动电路主要是通过在面板外沿粘接IC(IntegratedCircuit，集成电路)来完成，其IC制作一般使用的是CMOS制成的硅芯片。因为粘接的IC需要占用一定面积，同时IC连接时的线路设计也要占用一定面积，这种方式得到的面板集成度不高、占用面积较大，不利于显示设备实现高解析度和窄边框化。针对这一问题，出现了 GOA(Gate Driver on Array,阵列基板行驱动，又称集成栅极驱动)技术，直接将TFT-IXD的栅极驱动电路(Gate driver ICs)集成制作在阵列基板上，由此来代替在面板外沿粘接的、由硅芯片制作的驱动芯片。由于该技术可以将驱动电路直接做在阵列基板上，面板周围无需再粘接IC和布线，减少了面板的制作程序，降低了产品成本，同时提高了 TFT-LCD面板的集成度，使面板能更窄边框化和实现高的解析度。现有技术中，传统的a-Si (amorphous Silicon,非晶娃)G0A电路一般利用预充电和升压(boost)电路机制实现，其典型移位寄存器电路(Thomason电路)如图I所示，该电路工作时，利用STV信号(起始信号)阶段进行预充电(图中P点)，从而实现移位输出的高电平方波。该电路中，包括4个晶体管T1-T4，两个电容Cl、C2，在上一级信号作为输入Input (n-1)、两个时钟信号CLKl与CLK2、下一级的复位信号Reset (n+1)以及电压Voff的控制下形成本行的输出信号Row (n)。传统的LTPS(Low Temperature Poly-silicon,低温多晶娃)G0A 电路一般采用反相器组成锁存器，同时利用传输门进行控制，其典型的移位寄存器电路如图2所示，该电路包括2个锁存器(现有技术中，将两个串行反相器的输出作为寄存器的输入就构成了锁存器，因而该电路中包括4个反相器)，其中一个锁存器用于编程、另一个锁存器用于锁存输出信号，该GOA电路在工作时,在两个时钟信号elk和clk_、复位信号reset的控制下,对输入信号D使用传输门控制锁存器的编程和信号输出Q。由图I和图2的电路结构图可以看出，现有技术中的GOA电路结构较为复杂，图I所示的电路中需要两个电容，导致电路占用了较大的空间，不利于实现面板窄边化的实现，同时电路中存在floating (电位不确定的悬空状态)，使得输出电平中存在很多噪音；图2所示的传统的移位寄存电路中，需要4个传输门和两个锁存器，电路结构复杂，而且必须使用复杂的CMOS工艺才能实现，工艺成本上需要很大的投入。
发明内容
(一 )要解决的技术问题针对上述缺点，本 发明为了解决现有技术中GOA电路移位寄存器结构复杂的问题，提供了一种移位寄存器、栅极驱动器及显示装置，利用单个锁存单元即实现了信号移位输出的功能，简化了移位寄存器及相关器件的结构。(二)技术方案为了解决上述技术问题，本发明具体采用如下方案进行一方面，本发明提供一种移位寄存器，所述移位寄存器包括输入编程单元、锁存单元、输出编程单元和反相输出单元；其中，所述输入编程单元连接所述锁存单元的输入端，为所述锁存单元的输入端编程；所述锁存单元用于锁存输出信号，所述锁存单元的正相和反相输出端通过所述输出编程单元连接；所述输出编程单元连接与所述锁存单元的输出端连接，为所述锁存单元的输出端编程；所述反相输出单元连接所述锁存单元的反相输出端，用于生成所述移位寄存器的反相输出信号。优选地，所述锁存单元包括首尾相连的第一反相器和第二反相器。优选地，所述锁存单元中的第一反相器包括第十三薄膜晶体管，其栅极作为所述锁存单元的输入端，漏极作为所述锁存单元的正相输出端，源极与数字地电压端连接；第二反相器包括第十薄膜晶体管，其栅极连接所述锁存单元的正相输出端，漏极作为所述锁存单元的反相输出端，源极与数字地电压端连接。优选地，所述锁存单元中的第一反相器还包括第十二薄膜晶体管，其栅极与漏极同时连接工作电压端，源极与所述锁存单元的正相输出端连接；第二反相器还包括第九薄膜晶体管，其栅极与漏极同时连接工作电压端，源极与所述锁存单元的输入端和反相输出端连接。优选地，所述锁存单元中的第一反相器还包括第十一薄膜晶体管，用于控制所述第十二薄膜晶体管的栅极与工作电压端的连接，所述第十一薄膜晶体管的栅极和漏极同时接工作电压端、源极与所述第十二薄膜晶体管的栅极连接；第二反相器还包括第八薄膜晶体管，用于控制所述第九薄膜晶体管的栅极与工作电压端的连接，所述第八薄膜晶体管的栅极和漏极同时接工作电压端、源极与所述第九薄膜晶体管的栅极连接。优选地，所述输入编程单元包括第一薄膜晶体管，其栅极连接第一时钟信号端，源极连接第二输入信号端，漏极连接所述锁存单元的输入端。优选地，所述输出编程单元包括第二、三、四薄膜晶体管，其中第二薄膜晶体管的栅极连接第二时钟信号端、源漏极分别连接所述锁存单元的正相输出端和第三薄膜晶体管的栅极，第三薄膜晶体管的源漏极分别连接第一输出信号端和工作电压端，第四薄膜晶体管的栅极连接所述锁存单元的反相输出端、源漏极分别连接数字地电压端和第一输出信号端。优选地，所述输出编程单元还包括第五薄膜晶体管，其栅极连接第一输入信号端、源漏极分别连接数字地电压端和第一输出信号端。优选地，所述反相输出单元包括第六薄膜晶体管，其栅极连接第二输入信号端、源漏极分别连接所述锁存单元的反相输出端和第二输出信号端。 优选地，所述反相输出单元还包括第七薄膜晶体管，其栅极连接第一输入信号端、源漏极分别连接工作电压端和第二输出信号端。优选地，其中的薄膜晶体管为N型薄膜晶体管和/或P型薄膜晶体管。另一方面，本发明同时提供一种栅极驱动器，所述栅极驱动器包括多个级联的如上所述的移位寄存器。优选地，第一级移位寄存器的第一输入信号端连接初始化的起始信号、第二输入信号端连接起始信号的反相信号；除第一级移位寄存器外，其余各级移位寄存器的第一输入信号端连接上一级移位寄存器的第一输出信号端，第二输入信号端连接上一级移位寄存器的第二输出信号端。再一方面，本发明还同时提供一种显示装置，所述显示装置包括彩膜基板、阵列基板和液晶盒，其中，所述阵列基板中集成有如上所述的栅极驱动器。(三)有益效果本发明的移位寄存器及相关器件中，由于只采用一个锁存单元即实现了信号移位输出的功能，电路结构简单、信号布线少，其级联结构形成的GOA电路占用面积少，可进一步减少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。
图I为现有技术中a-Si GOA电路中移位寄存器的基本电路结构图；图2为现有技术中LTPS GOA电路中移位寄存器的基本电路结构图；图3为本发明中移位寄存器的基本模块结构图；图4为本发明的实施例I中由N型薄膜晶体管构成移位寄存器的基本电路结构图；图5为本发明中移位寄存器级联的基本电路结构不意图；图6为本发明的移位寄存器工作时的电平时序图；图7为本发明的实施例I中移位寄存器中的锁存单元的具体电路结构图；图8为本发明的实施例I中移位寄存器中的锁存单元的另一种具体电路结构图；图9为本发明的实施例2中由P型薄膜晶体管构成移位寄存器中的电路结构图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实施例，都属于本发明保护的范围。在本发明的移位寄存器中，仅通过一个锁存单元实现了移位寄存器中信号的编程和锁存输出信号。其中，如图3所示，在时钟CK和输入Input的电平信号的控制下，由输入编程单元2为锁存单元I的输入端编程,输出编程单元3为锁存单元I的输出端编程,从而对锁存单元I进行输出信号0utput_Q的翻转和维持，实现信号的移位输出。此外，反相输出单元4还进一步连接锁存单元I的反相输出端，用于生成所述寄存器的反相输出信号0utput_QB以实现级联控制。实施例I 主要包括锁存单元I、输入编程单元2、输出编程单元3和反相输出单元4。图4中,锁存单元I包括首尾相连的第一反相器和第二反相器，其余单元为薄膜晶体管，由工作电压VDD和数字地电压VSS提供工作时的电压，接收两个互为反相的时钟信号CK和CKB的控制，同时接收两个互为反相的输入信号Inputl和Input2，输出两个互为反相的输出信号0utput_Q和 0utput_QB。在图4所示的实施例I中，以薄膜晶体管全部采用N型薄膜晶体管的形式做示例性说明。输入编程单元2包括第一薄膜晶体管Tl，输出编程单元3包括第二至第五薄膜晶体管T2-T5，反相输出单元4包括第六和第七薄膜晶体管T6、T7。其中，第一薄膜晶体管Tl的栅极连接第一时钟信号CK、源漏极分别连接第二输入信号端Input2和锁存单元的输入端，受第一时钟信号CK的控制为锁存单元的输入端编程；第二薄膜晶体管T2的栅极连接第二时钟信号CKB、源漏极分别连接锁存单元的正相输出端和第三薄膜晶体管T3的栅极，第三薄膜晶体管T3的源漏极分别连接第一输出信号端0utput_Q和工作电压VDD，第四薄膜晶体管T4的栅极连接锁存单元的反相输出端、源漏极分别连接数字地电压VSS和第一输出信号端0utput_Q，第五薄膜晶体管T5的栅极连接第一输入信号端Inputl、源漏极分别连接数字地电压VSS和第一输出信号端0utput_Q ;第二至第五薄膜晶体管T2-T5为锁存单元的输出端编程(T2受控于CKB来控制锁存单元的输出；T3受控于锁存单元的正相输出，对移位寄存器的0utput_Q进行电位上拉；T4受控于锁存单元的反相输出对移位寄存器的0utput_Q进行电位下拉；T5受控于Inputl,对移位寄存器的0utput_Q进行电位下拉；具体工作过程详见下文的时序描述)。此外，第六薄膜晶体管T6的栅极连接第二输入信号端Input2、源漏极分别连接锁存单元的反相输出端和第二输出信号端0utput_QB,在Input2的控制下输出0utput_QB ;第七薄膜晶体管17的栅极连接第一输入信号端Input I、源漏极分别连接工作电压VDD和第二输出信号端0utput_QB,受Inputl的控制对移位寄存器的0utput_QB进行电位上拉。更进一步地，可以由上述移位寄存器N级连接构成级联的栅极驱动器。如图5所示的级联结构中，对于第n级移位寄存器来说，其第一输出信号0utput_Q(n)为第n级移位寄存器(即本级移位寄存器)的输出信号，第二输出信号Output_QB(n)为第n级移位寄存器的反相输出信号，第二输入信号Input2为上级移位寄存器的反相输出信号0utput_QB (n-1)，第一输入信号Inputl为上级移位寄存器的输出信号Output_Q (n_l)。特别地，对于第一级移位寄存器，其第一输入信号Inputl为初始化的行扫描起始信号STV，第二输入信号Input2为行扫描起始信号的反相信号STVB。再参见图6的工作电平时序图，本发明的移位寄存器各阶段的工作情况如下(以下以级联结构中的第n级移位寄存器为例进行说明)①阶段第一输入信号端Inputl接收的上级移位寄存器的第一输出信号0utput_ Q(n-1)为低电平,第二输入信号端Input2接收的Output_QB(n-l)为高电平。因此Inputl输入低电平使T5、I7关闭，Input2输入高电平使T6开启；而CK为高电平，Tl开启，锁存单元锁存Input2的高电平使正相输出为低电平，同时锁存单元的反相输出为高电平将T4打开，使得本级移位寄存器的正相输出0utput_Q(n)拉低为低电平；同时CKB为低电平，将T2关闭，又由于T6开启，本级移位寄存器的反相输出Output_QB(n)为高电平。②阶段为CK低电平，Tl关闭，CKB为高电平T2开启，由于锁存单元的保持功能正相输出仍为低电平，因此T3被关闭，而锁存单元的反相输出为高电平，T4开启，0utput_Q(n)被下拉为低电平，同时上级移位寄存器输出Output_Q(n-l)为低电平，T5、T7关闭，Input2为高电平T6开启，本级移位寄存器的反相输出Output_QB(n)为高电平。③阶段CK为高电平，CKB为低电平，Tl打开，T2关闭，同时上级移位寄存器输出Output_Q(n-l)跳变为高电平，Output_QB(n-l)跳变为低电平，因此T5、T7开启，T6关闭，本级移位寄存器的正相输出0utput_Q(n)被下拉为低电平，Output_QB(n)被17上拉为高电平，而Tl的开启使得锁存单元被Input2翻转，锁存单元正相输出为高电平，但T2关闭，使得正相输出与T3断开，而锁存单元反相输出为低电平，将T4关闭。④阶段CK为低电平，CKB为高电平，Tl关闭，T2打开。由于锁存单元的保持功能，因此锁存单元的正相输出仍然为高电平，T3开启。上级移位寄存器输出Output_Q(n-l)跳变为低电平，Output_QB(n-l)跳变为高电平，T5.T7关闭，T6开启，而锁存单元的反相输出为低电平使T4关闭。由此，本级的正相输出0utput_Q(n)由于T3的开启被上拉为高电平，而T6开启，本级移位寄存器的反相输出Output_QB(n)为低电平。⑤阶段CK为高电平，CKB为低电平，Tl打开，T2关闭。上级移位寄存器输出Output_Q(n-l)为低电平，Output_QB(n-l)为高电平，T5、17关闭，T6开启，由于Input2的输入使得本级锁存单元再次翻转，锁存单元正相输出为低电平，锁存单元反相输出为高电平，因此T4被开启，本级移位寄存器的正相输出0utput_Q (n)被下拉为低电平，而T6开启，本级移位寄存器的反相输出Output_QB(n)为高电平。采用上述方式，本发明的移位寄存器实现了对上一级输出信号的移位输出，采用这种级联结构的移位寄存器构成栅极驱动电路可以依次打开阵列基板各行像素单元上的薄膜晶体管，从而实现显示器的逐行扫描。此外，由于本发明的移位寄存器电路结构简单、信号布线少，由上述移位寄存器的级联结构形成的GOA电路占用面积少，可进一步减少对面板的面积占用，从而实现面板的高解析度和窄边框化。在本发明的实施例I中，移位寄存器中的锁存单元同样由两个等效的反相器组成，这两个反相器可以采用传统的CMOS工艺得到(如每个反相器由一个P型薄膜晶体管和一个N型薄膜晶体管构成)，也可以仅由NMOS或PMOS工艺得到(即全部由N型薄膜晶体管或全部由P型薄膜晶体管构成)。当仅由匪OS或PMOS工艺得到时，可以每3个薄膜晶体管构成一个反相器，再将两个反相器电路相连以形成锁存单元。具体地，采用N型薄膜晶体管构成的锁存单元的一种电路结构如图7所示。本领域的相关技术人员能够理解，N型薄膜晶体管并非锁存单元电路唯一可以采用的方式，采用P型薄膜晶体管时只是薄膜晶体管受栅极受电平控制导通关断情况相反而已，其具体连接结构相对于图7的N型薄膜晶体管的形式无需任何创造性的劳动即可实现，只是限于篇幅本发明中未对其进行重复说明。
在图7中，通过第八至第十三薄膜晶体管T8-T13来等效形成图4中的锁存单元。其中，第十一、第十二、第十三薄膜晶体管T11-T13这3个薄膜晶体管组成第一反相器，用以形成锁存单元的正相输出信号；第八、第九、第十薄膜晶体管T8-T10这3个薄膜晶体管组成第二反相器，用以形成锁存单元的反相输出信号。具体地，第十三薄膜晶体管T13的栅极连接锁存单元的输入端，源漏极分别连接数字地电压VSS和锁存单元的正相输出端；第十薄膜晶体管TlO的栅极连接锁存单元的正相输出端(即T13的漏极)，源漏极分别连接数字地电压VSS和锁存单元的反相输出端(依照锁存器的通用结构，锁存单元的输入端还与其反相输出端直接相连)。第九薄膜晶体管T9的漏极连接工作电压VDD、栅极通过第八晶体管连接工作电压VDD (该第八晶体管也可省略，即T9栅极直接连接VDD，如图8)、源极连接锁存单元的反相输出端；第十二薄膜晶体管T12的源漏极分别连接锁存单元的正相输出端和工作电压VDD，栅极通过第十一晶体管连接工作电压VDD (同样地，该第十一晶体管也可省略，即T12栅极直接连接VDD，如图8)。控制T12栅极连通的第i^一薄膜晶体管Tll的栅极和漏极同时接工作电压VDD、源极连接第十二薄膜晶体管T12的栅极；控制T9栅极连通的第八薄膜晶体管T8的栅极和漏极同时连接工作电压VDD、源极连接第九薄膜晶体管T9的栅极。为了减少薄膜晶体管的个数，本发明的第一反相器和第二反相器也可以分别采用两个薄膜晶体管构成。如图8所示(图8中还进一步省略了输出编程单元的第五薄膜晶体管；同时省略了反相输出单元的第六七薄膜晶体管，直接以Tl漏极信号为反相输出信号0utput_QB)，除输入编程单元的第一薄膜晶体管Tl，输出编程单元的第二至第四薄膜晶体管T2-T4之外，由薄膜晶体管T12'和T13'形成第一反相器2011，薄膜晶体管T9 '和TlO'形成第二反相器2012，第一反相器中薄膜晶体管T13'的栅极作为锁存单元的输入端(图中P点)，漏极作为锁存单元的正相输出端(图中Q点)，源极与数字地电压端连接，第二反相器中薄膜晶体管TlO'的栅极连接锁存单元的正相输出端，漏极作为锁存单元的反相输出端(图中P点)，源极与数字地电压端连接。另外，第一反相器中，薄膜晶体管T12'的栅极和漏极同时接工作电压VDD、源极连接锁存单元的正相输出端；第二反相器中，薄膜晶体管T9'的栅极和漏极同时接工作电压VDD、源极连接锁存单元的反相输出端。实施例2在本发明的实施例2中，移位寄存器的电路结构如图9所示，在该实施例2中，移位寄存器中除锁存单元I之外的薄膜晶体管T1-I7采用P型薄膜晶体管构成。相对于图4所示的实施例1，本实施例2中锁存单元I及输入编程单元2、输出编程单元3、反相输出单元4的连接结构基本相同，在实施例2中只是将两个时钟信号CK和CKB进行了交换，两个输入信号Inputl和Input2也进行了交换。由实施例2的移位寄存器组成栅极驱动器的级联结构与图5相同，电路结构不变；图6给出的时序图仍适用，只是各阶段的操作细节根据晶体管类型有相应的调整(本领域众所周知，P型晶体管在栅极电平的控制下导通关闭的方式与N型晶体管存在区别)，但实际达到的开关效果和最终信号处理效果相同。除 图4所示的实施例I和图9所示的实施例2这两种实施方式之外，本领域的相关技术人员能够理解，采用N型薄膜晶体管与P型薄膜晶体管结合的方式同样可应用于本发明中，其结构相对于图4或图9无需任何创造性的劳动即可实现，限于篇幅说明书中未对其进行重复说明。本发明实施例中驱动电路为LTPS(Low Temperature Poly-silicon,低温多晶娃)或a-Si (非晶娃)的阵列基板行驱动电路(GOA),也可以为OLED (Organic Light EmittingDiode，有机发光二极体显示面板)驱动电路。最后，本发明实施例还提供了一种显示装置，其包括有上述驱动电路。所述显示装置可以为液晶面板、电子纸、OLED面板、液晶电视、液晶显示器、数码相框、手机、平板电脑等具有任何显示功能的产品或部件。在本发明中，由于只采用一个锁存单元即实现了信号的移位输出的功能，电路结构简单、信号布线少，其级联结构形成的GOA电路占用面积少，可进一步减少对显示面板的面积占用，从而实现显示器件的高解析度和窄边框化。此外，本发明的移位寄存器可以采用多种工艺制备，除了兼容现有的CMOS工艺(即形成既有N型薄膜晶体管也有P型薄膜晶体管的结构)外，还可仅采用NMOS工艺或PMOS工艺制备，形成全部采用N型薄膜晶体管或全部采用P型薄膜晶体管的电路结构，因而提供了多种灵活的实现方式。相对于现有技术中复杂的CMOS工艺，本发明可以全部采用N型薄膜晶体管或全部采用P型薄膜晶体管实现电路结构，因而只需一次NOMS工艺或一次PMOS工艺即可实现，可明显降低工艺复杂度和生产成本。以上实施方式仅用于说明本发明，而并非对本发明的限制，有关技术领域的普通技术人员，在不脱离本发明的精神和范围的情况下，还可以做出各种变化和变型，因此所有等同的技术方案也属于本发明的范畴，本发明的实际保护范围应由权利要求限定。
权利要求
1.一种移位寄存器，其特征在于，所述移位寄存器包括 输入编程单元、锁存单元、输出编程单元和反相输出单元；其中，所述输入编程单元连接所述锁存单元的输入端，为所述锁存单元的输入端编程； 所述锁存单元用于锁存输出信号，所述锁存单元的正相和反相输出端通过所述输出编程单元连接； 所述输出编程单元连接与所述锁存单元的输出端连接，为所述锁存单元的输出端编程; 所述反相输出单元连接所述锁存单元的反相输出端，用于生成所述移位寄存器的反相输出信号。
2.根据权利要求I所述的移位寄存器，其特征在于，所述锁存单元包括首尾相连的第一反相器和第二反相器。
3.根据权利要求2所述的移位寄存器，其特征在于，所述锁存单元中的第一反相器包括 第十三薄膜晶体管，其栅极作为所述锁存单元的输入端，漏极作为所述锁存单元的正相输出端，源极与数字地电压端连接； 第二反相器包括 第十薄膜晶体管，其栅极连接所述锁存单元的正相输出端，漏极作为所述锁存单元的反相输出端，源极与数字地电压端连接。
4.根据权利要求3所述的移位寄存器，其特征在于，所述锁存单元中的第一反相器还包括 第十二薄膜晶体管，其栅极与漏极同时连接工作电压端，源极与所述锁存单元的正相输出端连接； 第二反相器还包括 第九薄膜晶体管，其栅极与漏极同时连接工作电压端，源极与所述锁存单元的输入端和反相输出端连接。
5.根据权利要求4所述的移位寄存器，其特征在于，所述锁存单元中的第一反相器还包括 第十一薄膜晶体管，用于控制所述第十二薄膜晶体管的栅极与工作电压端的连接，所述第十一薄膜晶体管的栅极和漏极同时接工作电压端、源极与所述第十二薄膜晶体管的栅极连接； 第二反相器还包括 第八薄膜晶体管，用于控制所述第九薄膜晶体管的栅极与工作电压端的连接，所述第八薄膜晶体管的栅极和漏极同时接工作电压端、源极与所述第九薄膜晶体管的栅极连接。
6.根据权利要求2所述的移位寄存器，其特征在于，所述输入编程单元包括第一薄膜晶体管，其栅极连接第一时钟信号端，源极连接第二输入信号端，漏极连接所述锁存单元的输入端。
7.根据权利要求6所述的移位寄存器，其特征在于，所述输出编程单元包括第二、三、四薄膜晶体管，其中第二薄膜晶体管的栅极连接第二时钟信号端、源漏极分别连接所述锁存单元的正相输出端和第三薄膜晶体管的栅极，第三薄膜晶体管的源漏极分别连接第一输出信号端和工作电压端，第四薄膜晶体管的栅极连接所述锁存单元的反相输出端、源漏极分别连接数字地电压端和第一输出信号端。
8.根据权利要求7所述的移位寄存器，其特征在于，所述输出编程单元还包括第五薄膜晶体管，其栅极连接第一输入信号端、源漏极分别连接数字地电压端和第一输出信号端。
9.根据权利要求8所述的移位寄存器，其特征在于，所述反相输出单元包括第六薄膜晶体管，其栅极连接第二输入信号端、源漏极分别连接所述锁存单元的反相输出端和第二输出信号端。
10.根据权利要求9所述的移位寄存器，其特征在于，所述反相输出单元还包括第七薄膜晶体管，其栅极连接第一输入信号端、源漏极分别连接工作电压端和第二输出信号端。
11.根据权利要求3至10任一项所述的移位寄存器，其特征在于，其中的薄膜晶体管为N型薄膜晶体管和/或P型薄膜晶体管。
12.—种栅极驱动器，其特征在于，所述栅极驱动器包括 多个级联的如权利要求I至11任一项所述的移位寄存器。
13.根据权利要求12所述的栅极驱动器，其特征在于，所述栅极驱动器中 第一级移位寄存器的第一输入信号端连接初始化的起始信号、第二输入信号端连接起始信号的反相信号； 除第一级移位寄存器外，其余各级移位寄存器的第一输入信号端连接上一级移位寄存器的第一输出信号端，第二输入信号端连接上一级移位寄存器的第二输出信号端。
14.一种显示装置，其特征在于，所述显示装置包括彩膜基板、阵列基板和液晶盒，其中，所述阵列基板中集成有如权利要求12或13所述的栅极驱动器。
全文摘要
本发明涉及显示器件技术领域，提供了一种移位寄存器、栅极驱动器及显示装置。该移位寄存器包括输入编程单元、锁存单元、输出编程单元和反相输出单元；输入编程单元连接锁存单元的输入端，为锁存单元的输入端编程；锁存单元用于锁存输出信号，锁存单元的正相和反相输出端通过输出编程单元连接；输出编程单元与锁存单元的输出端连接，为锁存单元的输出端编程；反相输出单元连接锁存单元的反相输出端，用于生成移位寄存器的反相输出信号。本发明中，只采用一个锁存单元即实现了信号移位输出的功能，电路结构简单、信号布线少，级联形成的GOA电路占用面积少，可进一步减少对显示面板的显示面积的占用，从而实现显示器件的高解析度和窄边框化。
文档编号G09G3/20GK102654968SQ201110382100
公开日2012年9月5日 申请日期2011年11月25日 优先权日2011年11月25日
发明者祁小敬, 青海刚 申请人:京东方科技集团股份有限公司, 成都京东方光电科技有限公司