栅极驱动器和包括该栅极驱动器的显示装置制造方法
【专利摘要】提供一种栅极驱动器和包括该栅极驱动器的显示装置。栅极驱动器包括彼此连接的多个级，其中，第n（n为自然数）级包括：上拉单元，被构造为将时钟信号的高电压输出作为第n栅极信号的高电压；下拉单元，被构造为将第n栅极信号的高电压减小至第一低电压；放电单元，被构造为将第一节点的电压放电至低于第一低电压的第二低电压；进位单元，被构造为将时钟信号的高电压输出作为第n进位信号；反相器单元，被构造为输出与时钟信号同步的信号；第一节点存储单元，被构造为将第一节点的电压保持在第二低电压；第二节点存储单元，被构造为将第二节点的电压保持在第一低电压或第二低电压。
【专利说明】栅极驱动器和包括该栅极驱动器的显示装置
【技术领域】
[0001]本发明涉及一种栅极驱动器和包括该栅极驱动器的显示装置。更具体地讲，本发明涉及一种在高温稳定输出栅极信号的栅极驱动器和包括该栅极驱动器的显示装置。
【背景技术】
[0002]作为最广泛使用的显示装置之一，液晶显示器(IXD)包括设置有场产生电极(诸如，像素电极和共电极)的两个显示面板以及设置在显示面板之间的液晶层。LCD显示器通过将电压施加到场产生电极以在液晶层中产生电场来显示图像，其中，电场确定液晶层中的液晶分子的方向以控制入射光的偏振。其它示例性的显示装置包括有机发光装置、等离子显示装置和电泳显示器。
[0003]显示装置包括用于显示图像的多个像素和多个驱动器。驱动器包括用于将数据电压施加到像素的数据驱动器以及用于施加栅极信号以控制数据电压的传输的栅极驱动器。栅极驱动器和数据驱动器可以是安装于印刷电路板(PCB)且随后连接到显示面板或者直接安装于显示面板的芯片。栅极驱动器已发展为不需要薄膜晶体管沟道的高迁移率，因此，该栅极驱动器可不被形成为芯片，而与显示面板集成。
[0004]由于可集成的栅极驱动器不需要其它栅极驱动芯片，因此可降低制造成本。然而，当栅极驱动器与显示面板集成时，薄膜晶体管的半导体(例如，非晶半导体)的特性会根据温度而改变。其结果是，在高温输出的栅极电压会包括噪声。
【发明内容】
[0005]本发明的示例性实施例提供一种在高温稳定输出栅极信号的栅极驱动器和包括该栅极驱动器的显示装置。
[0006]一种根据本发明的示例性实施例的栅极驱动器包括彼此连接的多个级，其中，在所述多个级之中的第η (η为自然数)级包括:上拉单元，被构造为响应于第一节点的信号将时钟信号的高电压输出作为第η栅极信号的高电压；下拉单元，被构造为响应于第(η+1)进位信号将第η栅极信号的高电压减小至第一低电压；放电单元，被构造为响应于来自在第η级之后的级中的至少一个级的进位信号，将第一节点的电压放电至低于第一低电压的第二低电压；进位单元，被构造为响应于第一节点的信号将时钟信号的高电压输出作为第η进位信号；反相器单元，被构造为在除了输出第η进位信号的时间段之外的时间段中将与时钟信号同步的信号输出到第二节点；第一节点存储单元，被构造为响应于第二节点的信号将第一节点的电压保持在第二低电压；第二节点存储单元，被构造为响应于第一节点的信号将第二节点的电压保持在第一低电压或第二低电压。
[0007]第一节点存储单元的控制端可连接到第二节点，第一节点存储单元的输入端可连接到第一节点，第一节点存储单元的输出端可连接到被构造为接收第二低电压的第二电压端。
[0008]第二节点存储单元的控制端可连接到第一节点，第二节点存储单元的输入端可连接到第二节点，第二节点存储单元的输出端可连接到第二电压端。
[0009]第二节点存储单元的控制端可连接到第一节点，第二节点存储单元的输入端可连接到第二节点，第二节点的输出端可连接到被构造为接收第一低电压的第一电压端的第一电压端。
[0010]第η级还可包括:缓冲单元，包括连接到被构造为接收第(η-1)进位信号的第一输入端的控制端和输入端以及连接到第一节点的输出端。
[0011]第η级还可包括:充电单元，包括连接到第一节点的第一端和连接到输出第η栅极信号的输出节点的第二端。
[0012]第η级还可包括:输出节点存储单元，被构造为响应于第二节点的信号将输出节点的电压保持在第一低电压。
[0013]第η级还可包括:第三节点存储单元，被构造为响应于第二节点的信号将输出进位信号的第三节点的电压保持在第二低电压。
[0014]放电单元可包括:第一放电单元，被构造为响应于第(η+1)进位信号将第一节点的电压放电至第二低电压；第二放电单元，被构造为响应于第(η+2)进位信号将第一节点的电压放电至第二低电压。
[0015]放电单元可包括:第一放电单元，被构造为响应于第(η+1)进位信号输出第一节点的电压；第二放电单元，被构造为响应于第(η+2)进位信号将第一节点的电压放电至第二低电压；第三放电单元，被构造为将从第一放电单元输出的第一节点的电压放电至第二低电压。
[0016]一种根据本发明的示例性实施例的显示装置包括:显示面板，包括形成多条栅极线和多条数据线的显示区域以及包围显示区域的外围区域；栅极驱动器，与显示面板集成在外围区域中，并且包括被构造为将栅极信号输出到多条栅极线的多个级；数据驱动器，被构造为将数据信号输出到多条数据线。在多个级之中的第η (η为自然数)级包括:上拉单元，被构造为响应于第一节点的信号将时钟信号的高电压输出作为第η栅极信号的高电压；下拉单元，被构造为响应于第(η+1)进位信号将第η栅极信号的高电压减小至第一低电压；放电单元，被构造为响应于来自下一级的至少一个进位信号，将第一节点的电压放电到低于第一低电压的第二低电压；进位单元，被构造为响应于第一节点的信号将时钟信号的高电压输出作为第η进位信号；反相器单元，被构造为在除了输出第η进位信号的时间段之外的时间段中将与时钟信号同步的信号输出到第二节点；第一节点存储单元，被构造为响应于第二节点的信号将第一节点的电压保持在第二低电压；第二节点存储单元，被构造为响应于第一节点的信号将第二节点的电压保持在第一低电压或第二低电压。
[0017]第一节点存储单元的控制端可连接到第二节点，第一节点存储单元的输入端可连接到第一节点，第一节点存储单元的输出端可连接到被构造为接收第二低电压的第二电压端。
[0018]第二节点存储单元的控制端可连接到第一节点，第二节点存储单元的输入端可连接到第二节点，第二节点存储单元的输出端可连接到第二电压端。
[0019]第二节点存储单元的控制端可连接到第一节点，第二节点存储单元的输入端可连接到第二节点，第二节点的输出端可连接到被构造为接收第一低电压的第一电压端的第一电压端。[0020]第η级还可包括:缓冲单元，包括连接到被构造为接收第(η-1)进位信号的第一输入端的控制端和输入端以及连接到第一节点的输出端。
[0021]第η级还可包括:充电单元，包括连接到第一节点的第一端和连接到输出第η栅极信号的输出节点的第二端。
[0022]第η级还可包括:输出节点存储单元，被构造为响应于第二节点的信号将输出节点的电压保持在第一低电压。
[0023]第η级还可包括:第三节点存储单元，被构造为响应于第二节点的信号将输出进位信号的第三节点的电压保持在第二低电压。
[0024]放电单元可包括:第一放电单元，被构造为响应于第(η+1)进位信号将第一节点的电压放电至第二低电压；第二放电单元，被构造为响应于第(η+2)进位信号将第一节点的电压放电至第二低电压。
[0025]放电单元可包括:第一放电单元，被构造为响应于第(η+1)进位信号输出第一节点的电压；第二放电单元，被构造为响应于第(η+2)进位信号将第一节点的电压放电至第二低电压；第三放电单元，被构造为将从第一放电单元输出的第一节点的电压放电至第二低电压。
[0026]一种根据本发明的示例性实施例的栅极驱动器包括:第一单元，被构造为响应于在第一节点的信号将时钟信号的高电平输出作为栅极信号的高电平；第二单元，被构造为响应于第一进位信号将栅极信号的高电压减小至第一低电压；第三单兀，被构造为响应于第二进位信号将第一节点的电压放电至低于第一低电压的第二低电压；第四单元，包括具有连接到第二节点的控制端、连接到第一节点的输入端和连接到电压端的输出端的晶体管；第五单元，包括具有连接到第一节点的控制端、连接到第二节点的输入端和连接到电压端的输入端的晶体管。
[0027]第五单元被构造为当栅极信号被提供给栅极线时，响应于第一节点的信号将第二节点的电压保持在第二低电压。
【专利附图】
【附图说明】
[0028]图1是根据本发明的示例性实施例的显示装置的俯视图；
[0029]图2是根据本发明的示例性实施例的显示装置的栅极驱动器的框图；
[0030]图3是根据本发明的示例性实施例的显示装置的栅极驱动器的一个级的电路图；
[0031]图4至图6是根据本发明的示例性实施例的显示装置的栅极驱动器的一个级的电路图；
[0032]图7是示出根据本发明的示例性实施例以及比较示例的显示装置的栅极驱动器中的一对点处的电压的曲线图；
[0033]图8是示出根据本发明的示例性实施例以及比较示例的显示装置的栅极驱动器的栅极信号延迟的曲线图。
【具体实施方式】
[0034]在下文中将参照附图更充分描述本发明的示例性实施例。然而，可以以各种不同方式修改本发明，并且不应被解释为限于这里公开的实施例。[0035]在附图中，为了清楚，可夸大层、膜、面板、区域等的厚度。贯穿说明书，相同的附图可指示相同的元件。将理解，当元件(诸如层、膜、区域或基板)被称为“在”另一元件“上”时，可直接在另一元件上，或者还可存在中间元件。
[0036]首先，将参照图1描述本发明的示例性实施例的显示装置。
[0037]图1是根据本发明的示例性实施例的显示装置的俯视图。
[0038]参照图1，显示装置包括显示面板100、栅极驱动器200、数据驱动器400和印刷电路板(PCB) 500。
[0039]显示面板100包括显示区域DA和包围显示区域DA的外围区域PA。在显示区域DA中，布置了彼此交叉的栅极线GL和数据线DL以及多个像素P。每个像素P包括电连接到栅极线GL和数据线DL的开关元件TR、电连接到开关元件TR的液晶电容器CLC以及与液晶电容器CLC并联的存储电容器CST。液晶电容器CST可连接到共电压VC0M，存储电容器CST可连接到存储电压VST。
[0040]栅极驱动器200包括用于顺序地将高电平的栅极信号输出到多条栅极线GL的移位寄存器。移位寄存器包括多个级SRC(n-1)、SRCn和SRC(η+1) (η为自然数)。栅极驱动器200可集成在与栅极线GL的一端对应的外围区域PA中。在本示例性实施例中，栅极驱动器200被集成为对应于栅极线GL的一端；然而，栅极驱动器200可被集成为对应于栅极线GL的两端。例如，栅极驱动器200可以与显示面板100集成在栅极线的一端或栅极线的两端。
[0041]数据驱动器400包括用于将数据信号输出到数据线DL的源极驱动芯片410和柔性电路板430，其中，源极驱动芯片410安装在柔性电路板430上。柔性电路板430可电连接印刷电路板(PCB)500和显示面板100。在本示例性实施例中，源极驱动芯片410安装在柔性电路板430上；然而，源极驱动芯片410可直接与显示面板100集成，或更具体地讲，源极驱动芯片410可在显示面板100的外围区域PA中直接与显示面板100集成。
[0042]尽管上述显示装置是液晶显示器，但是根据本发明可使用其它类型的显示器。例如，显示装置可以是有机发光装置、等离子显示装置或电泳显示器。
[0043]接下来，将参照图2描述根据本发明的示例性实施例的显示装置的栅极驱动器。
[0044]图2是根据本发明的示例性实施例的显示装置的栅极驱动器的框图。
[0045]根据本发明的示例性实施例的显示装置的栅极驱动器包括移位寄存器，所述移位寄存器包括彼此从属连接的第一级SRCl至第m级SRCm。
[0046]第一级SRCl至第m级SRCm分别连接到m条栅极线，并且顺序地将m个栅极信号输出到m条栅极线。
[0047]每级包括第一时钟端CTl、第一输入端INl、第二输入端IN2、第三输入端IN3、第一电压端VT1、第二电压端VT2、第一输出端OTl和第二输出端0T2。
[0048]第一时钟端CTl接收时钟信号CK或具有时钟信号CK的反转相位的反相时钟信号CKB。例如，奇数级SRC1、SRC3……的第一时钟端CTl接收时钟信号CK，偶数级SRC2、SRC4……的第一时钟端CTl接收反相时钟信号CKB。时钟信号CK和反相时钟信号CKB可包括高电压VDD和第一低电压VSSl。
[0049] 第一输入端INl接收垂直起始信号STV或第(η-1)进位信号Cr(n_l)。例如，第一级SRCl的第一输入端INl接收垂直起始信号STV，第二级SRC2至第m级SRCm的第一输入端INl分别接收第(n-1)进位信号Cr (η-1)。
[0050]第二输入端IN2接收第(η+1)进位信号Cr (η+1)或垂直起始信号STV。例如，第一级SRCl至第(m-Ι)级SRC(m-l)的第二输入端IN2接收第(η+1)进位信号Cr (η+1),第m级SRCm的第二输入端IN2接收垂直起始信号STV。输入到第m级SRCm的第二输入端IN2的垂直起始信号STV可以是与下一帧对应的垂直起始信号。
[0051]第三输入端IN3接收第(η+2)进位信号Cr (η+2)或垂直起始信号STV。例如，第一级SRCl至第(m-2)级SRC (m-2)的第三输入端IN3接收第η+2进位信号Cr (η+2)，第(m_l)级SRC (m-Ι)的第三输入端IN3接收垂直起始信号STV。
[0052]第一电压端VTl接收第一低电压VSS1。第一低电压VSSl具有第一低电平,第一低电平与栅极信号的放电电平对应。例如，第一低电平可以是大约-6V。
[0053]第二电压端VT2接收具有比第一低电平低的第二低电平的第二低电压VSS2。第二低电平与包括在级中的第一节点(Q)的放电电平对应。例如，第二低电平可以是大约-10V。
[0054]第一输出端OTl电连接到其相应的栅极线以输出栅极信号。第一级SRCl至第m级SRCm的第一输出端OTl分别输出第一至第m栅极信号。例如,第一级SRCl的第一输出端OTl电连接到第一栅极线以输出第一栅极信号Gl，第二级SRC2的第一输出端OTl电连接到第二栅极线以输出第二栅极信号G2。在第一栅极信号Gl被首先输出之后，第二栅极信号G2被输出。接下来，第三栅极信号G3至第m栅极信号Gm被顺序地输出。
[0055]第二输出端0T2输出进位信号Cr (η)。第η级SRCn的第二输出端0Τ2电连接到第(η+1)级SRC(η+1)的第一输入端INl。此外，第η级SRn的第二输出端0Τ2电连接到第(η-1)级SRC(n-l)的第二输入端IN2和第(n_2)级SRC(n_2)的第三输入端IN3。
[0056]接下来，将参照图3描述根据本发明的示例性实施例的显示装置的栅极驱动器的一个级。
[0057]图3是根据本发明的示例性实施例的显示装置的栅极驱动器的一个级的电路图。
[0058]根据本发明的示例性实施例的显示装置的栅极驱动器的第η级SRCn包括缓冲单元210、充电单元220、上拉单元230、下拉单元260、输出节点存储单元262、进位单元240、第三节点存储单元280、反相器单元270、放电单元250、第一节点存储单元290和第二节点存储单元295。
[0059]缓冲单元210将第(η-1)进位信号Cr(n_l)发送到上拉单元230。缓冲单元210可包括第四晶体管Tr4。第四晶体管Tr4包括连接到第一输入端INl的控制端和输入端以及连接到第一节点(Q)的输出端。
[0060]充电单元220响应于缓冲单元210提供的第(n_l)进位信号Cr (n_l)而充电。充电单元220的一端连接到第一节点(Q)，另一端连接到输出第η信号G (η)的输出节点(O)。如果缓冲单元210被输入第(η-1)进位信号Cr(n-l)的高电压VDD，则充电单元220对与高电压VDD相应的第一电压Vl进行充电。
[0061]上拉单元230输出第η栅极信号G (η)。上拉单元230可包括第一晶体管Trl。第一晶体管Trl包括连接到第一节点(Q)控制端、连接到第一时钟端CTl的输入端和连接到输出节点(O)的输出端。输出节点(O)连接到第一输出端OTl。
[0062]在通过充电单元220对第一电压Vl进行充电并且第一电压Vl被提供给上拉单元230的控制端的情况下，如果时钟信号CK的高电压VDD被输入到第一时钟端CT1，则上拉单元230导通。此时，连接到上拉单元230的控制端的第一节点(Q)从第一电压Vl增加到增压VBT。换句话说，第一节点(Q)首先增加到第一电压VI，随后再次增加到增压VBT。
[0063]尽管上拉单元230的控制端施加有增压VBT，但是上拉单元230输出时钟信号CK的高电压VDD作为第η栅极信号G (η)的高电压VDD。通过连接到输出节点(O)的第一输出端OTl输出第η栅极信号G (η)。
[0064]下拉单元260下拉第η栅极信号G(n)。下拉单元260可包括第二晶体管Tr2。第二晶体管Tr2包括连接到第二输入端IN2的控制端、连接到输出节点(O)的输入端和连接到第一电压端VTl的输出端。如果第二输入端IN2被输入第(η+1)进位信号Cr (η+1),则下拉单元260将输出节点(O)的电压下拉到施加到第一电压端VTl的第一低电压VSS1。
[0065]输出节点存储单元262保持输出节点(O)的电压。输出节点存储单元262可包括第三晶体管Tr3。第三晶体管Tr3包括连接到第二节点(N)的控制端、连接到输出节点(O)的输入端和连接到第一电压端VTl的输出端。输出节点存储单元262响应于第二节点(N)的信号，将输出节点(O)的电压保持为施加到第一电压端VTl的第一低电压VSS1。
[0066]通过输出节点存储单元262被下拉到第一低电压VSSl的输出节点(O)的电压还可通过输出节点存储单元262被保持为稳定，在一些情况下，可省略输出节点存储单元262。
[0067]进位单元240输出进位信号Cr (η)。进位单元240可包括第十五晶体管Trl5。第十五晶体管Trl5包括连接到第一节点(Q)的控制端、连接到第一时钟端CTl的输入端和连接到第三节点(R)的输出端。第三节点(R)连接到第二输出端0T2。
[0068]进位单元240还可包括连接在第十五晶体管Trl5的控制端与输出端之间的电容器。如果第一节点(Q)被输入高电压VDD，则进位单元240将经由第一时钟端CTl输入的时钟信号CK的高电压VDD输出作为第η进位信号Cr (η)。通过连接到第三节点(R)的第二输出端0Τ2输出第η进位信号Cr (η)。
[0069]第三节点存储单元280保持第三节点(R)的电压。第三节点存储单元280可包括第十一晶体管Trll。第十一晶体管Trll包括连接到第二节点(N)的控制端、连接到第三节点(R)的输入端和连接到第二电压端VT2的输出端。第三节点存储单元280响应于第二节点(N)的信号将第三节点(R)的电压保持为第二低电压VSS2。
[0070]反相器单元270在除第η进位信号Cr (η)的输出时间段之外的时间段期间将具有与输入到第一时钟端CTl的时钟信号CK相同的相位的信号施加到第二节点(N)。反相器单元270可包括第十二晶体管Trl2、第七晶体管Tr7、第十三晶体管Trl3和第八晶体管Tr8。
[0071]第十二晶体管Trl2包括连接到第一时钟端CTl的控制端和输入端以及连接到第十三晶体管Trl3的输入端和第七晶体管Tr7的控制端的输出端。第七晶体管Tr7包括连接到第十三晶体管Trl3的控制端、连接到第一时钟端CTl的输入端和连接到第八晶体管Tr8的输入端的输出端。第七晶体管Tr7的输出端连接到第二节点(N)。
[0072]第十三晶体管Trl3包括连接到第三节点(R)的控制端、连接到第十二晶体管Trl2的输出端的输入端和连接到第一电压端VTl的输出端。第八晶体管Tr8包括连接到第三节点(R)的控制端、连接到第二节点(N)的输入端和连接到第一电压端VTl的输出端。
[0073]尽管第三节点施加有高电压VDD，但是反相器单元270将输入到第一时钟端CTl的时钟信号CK放电至施加到第一电压端VTl的第一低电压VSS1。换句话说，响应于第三节点(R)的高电压，第八晶体管TrS和第十三晶体管Trl3导通，从而时钟信号CK放电至第一低电压VSSl。因此，当输出第η栅极信号G (η)时，作为反相器270的输出节点的第二节点(N)保持为第一低电压VSSl。
[0074]放电单元250响应于下一级的至少一个进位信号将第一节点(Q)的高电压VDD放电至具有比第一低电压VSSl低的电平的第二低电压VSS2。在本示例性实施例中，放电单元250响应于第(η+1)进位信号Cr (η+1)和第(η+2)进位信号Cr (η+2)对第一节点(Q)的高电压VDD进行放电。
[0075]放电单元250可包括第一放电单元251和第二放电单元252。
[0076]第一放电单元251可包括第九晶体管Tr9。第九晶体管Tr9包括连接到第二输入端IN2的控制端、连接到第一节点(Q)的输入端和连接到第二电压端VT2的输出端。如果第二输入端IN2施加有第(η+1)进位信号Cr (η+1)，则第一放电单元251将第一节点(Q)的电压放电至施加到第二电压端VT2的第二低电压VSS2。
[0077]第二放电单元252可包括第六晶体管Tr6。第六晶体管Tr6包括连接到第三输入端IN3的控制端、连接到第一节点(Q)的输入端和连接到第二电压端VT2的输出端。如果第三输入端IN3施加有第(η+2)进位信号Cr (η+2)，则第二放电单元252将第一节点(Q)的电压放电至施加到第二电压端VT2的第二低电压VSS2。
[0078]因此，第一节点(Q)的电压从第一电压Vl增加到增压(VBT)，随后减少到第二低电压 VSS2。
[0079]在以上描述中，第九晶体管Tr9的输出端连接到第二电压端VT2 ;然而，本发明不限于此，第九晶体管Tr9的输出端可连接到第一电压端VT1。
[0080]第一节点存储单元290保持第一节点(Q)的电压。第一节点存储单元290可包括第十晶体管TrlO。第十晶体管TrlO包括连接到第二节点(N)的控制端、连接到第一节点(Q)的输入端和连接到第二电压端VT2的输出端。第一节点存储单元290响应于第二节点(N)的信号将第一节点(Q)的电压保持为第二低电压VSS2。
[0081]第二节点存储单元295保持第二节点(N)的电压。第二节点存储单元295可包括第五晶体管Tr5。第五晶体管Tr5包括连接到第一节点(Q)的控制端、连接到第二节点(N)的输入端和连接到第二电压端VT2的输出端。第二节点存储单元295响应于第一节点(Q)的信号将第二节点(N)的电压保持为第二低电压VSS2。
[0082]在输出第η栅极信号G (η)的初始时间段，第七晶体管Tr7和第八晶体管TrS同时导通，时钟信号CK比进位信号Cr (η)增加得快，使得可在反相器单元270的输出端的第二节点(N)的电压中产生假信号(glitch)。
[0083]此外，在输出第η栅极信号G (η)的时间段期间，将第二节点(N)的电压保持为第一低电压VSSl会是理想的；然而，第二节点(N)的电压可比第一低电压VSSl高得多。因此，可在具有连接到第二节点(N)的控制端的第十晶体管TrlO产生漏电流，使得第一节点(Q)的电压会减少。
[0084]然而，根据本发明的示例性实施例的显示装置的栅极驱动器包括具有连接到第一节点(Q)的控制端的第二节点存储单元295，从而可防止第一节点(Q)的电压的减少。
[0085]形成第二节点存储单元295的第五晶体管Tr5的输入端连接到第二节点(N)，第五晶体管Tr5的输出端连接到第二电压端VT2，从而当施加了第η栅极信号G (η)时，第二节点(N)的电压可保持为第二低电压VSS2。因此，可防止具有连接到第二节点(N)的控制端的第十晶体管TrlO的漏电流，并且可防止第一节点(Q)的压降。
[0086]接下来，将参照图4描述根据本发明的示例性实施例的显示装置的栅极驱动器。
[0087]根据图4示出的本发明的示例性实施例的显示装置的栅极驱动器与图1至图3中示出的示例性实施例的大部分几乎相同，从而省略大部分重叠描述，并将描述实施例之间的区别。与先前示例性实施例的区别是第五晶体管Tr5的输出端的连接位置，现在将详细描述该区别。
[0088]图4是根据本发明的示例性实施例的显示装置的栅极驱动器的一个级的电路图。
[0089]根据本发明的示例性实施例的显示装置的栅极驱动器的第η级SRCn包括缓冲单元210、充电单元220、上拉单元230、下拉单元260、输出节点存储单元262、进位单元240、第三节点存储单元280、反相器单元270、放电单元250、第一节点存储单元290和第二节点存储单元295。
[0090]第二节点存储单元295保持第二节点(N)的电压。第二节点存储单元295可包括第五晶体管Tr5。第五晶体管Tr5包括连接到第一节点(Q)的控制端、连接到第二节点(N)的输入端和连接到第一电压端VTl的输出端。第二节点存储单元295响应于第一节点(Q)的信号将第二节点(N)的电压保持为第一低电压VSS2。
[0091]形成第二节点存储单元295的第五晶体管Tr5的输入端连接到第二节点(N)，第五晶体管Tr5的输出端连接到第一电压端VT1，从而当施加了第η栅极信号G (η)时，第二节点(N)的电压可保持为第一低电压VSSl。因此，可防止具有连接到第二节点(N)的控制端的第十晶体管TrlO的漏电流，并且可防止第一节点(Q)的压降。
[0092]接下来，将参照图5描述根据本发明的示例性实施例的显示装置的栅极驱动器。
[0093]根据图5示出的本发明的示例性实施例的显示装置的栅极驱动器与图1至图3中示出的示例性实施例的大部分几乎相同，从而省略大部分重叠描述，并将描述实施例之间的区别。与先前示例性实施例的区别是增添了第十六晶体管Trie和第十七晶体管Trl7，现在将详细描述该区别。
[0094]图5是根据本发明的示例性实施例的显示装置的栅极驱动器的一个级的电路图。
[0095]根据本发明的示例性实施例的显示装置的栅极驱动器的第η级SRCn包括缓冲单元210、充电单元220、上拉单元230、下拉单元260、输出节点存储单元262、进位单元240、第三节点存储单元280、反相器单元270、放电单元250、第一节点存储单元290和第二节点存储单元295。
[0096]放电单元250可包括第一放电单元251、第二放电单元252和第三放电单元253。
[0097]第一放电单元251可包括第九晶体管Tr9。第九晶体管Tr9包括连接到第二输入端IN2的控制端、连接到第一节点(Q)的输入端和连接到第三放电单元的输出端。如果第二输入端IN2施加有第(η+1)进位信号Cr (η+1)，则第一放电单元251将第一节点(Q)的电压输出到第三放电单元253。
[0098]第三放电单元253可包括第十六晶体管Trl6。第十六晶体管Trl6包括连接到第一放电单元251的输出端的控制端和输入端以及连接到第二电压端VT2的输出端。第三放电单元253将从第一放电单元251施加的第一节点(Q)的电压放电至第二低电压VSS2。
[0099]第二放电单元252可包括第六晶体管Tr6。第六晶体管Tr6包括连接到第三输入端IN3的控制端、连接到第一节点(Q)的输入端和连接到第二电压端VT2的输出端。如果第三输入端IN3施加有第(η+2)进位信号Cr (η+2)，则第二放电单元252将第一节点(Q)的电压放电至施加到第二电压端VT2的第二低电压VSS2。
[0100]此外，根据本发明的示例性实施例的显示装置的栅极驱动器还可包括第十七晶体管Trl7。第十七晶体管Trl7包括连接到第二输入端IN2的控制端、连接到第三节点(R)的输入端和连接到第二电压端VT2的输出端。如果第二输入端IN2施加有第(η+1)进位信号Cr (η+1)，则第十七晶体管Tr 17将第三节点(R)的电压放电至第二低电压VSS2。
[0101]接下来，将参照图6描述根据本发明的示例性实施例的显示装置的栅极驱动器。
[0102]根据图6示出的本发明的示例性实施例的显示装置的栅极驱动器与图5中示出的示例性实施例的大部分几乎相同，从而省略大部分重叠描述，并将描述实施例之间的区别。与先前示例性实施例的区别是第五晶体管Tr5的输出端的连接位置，现在将详细描述该区别。
[0103]图6是根据本发明的示例性实施例的显示装置的栅极驱动器的一个级的电路图。
[0104]根据本发明的示例性实施例的显示装置的栅极驱动器的第η级SRCn包括缓冲单元210、充电单元220、上拉单元230、下拉单元260、输出节点存储单元262、进位单元240、第三节点存储单元280、反相器单元270、放电单元250、第一节点存储单元290和第二节点存储单元295。
[0105]放电单元250可包括第一放电单元251、第二放电单元252和第三放电单元253。
[0106]形成第二节点存储单元295的第五晶体管Tr5的控制端连接到第一节点(Q)，第五晶体管Tr5的输入端连接到第二节点(N)，第五晶体管Tr5的输出端连接到第一电压端VTl。
[0107]接下来，将参照图7和图8描述示出根据本发明的示例性实施例的显示装置的栅极驱动器中的多个点处的栅极信号延迟的程度。
[0108]图7是示出根据本发明的示例性实施例以及比较示例的显示装置的栅极驱动器中的一对点处的电压的曲线图，图8是示出根据本发明的示例性实施例以及比较示例的显示装置的栅极驱动器的栅极信号延迟的曲线图。
[0109]比较示例是第五晶体管Tr5的控制端连接到第一输入端INl的情况。
[0110]首先，在图7中，参照第一节点(Q)的电压，在与比较示例进行比较的本发明的示例性实施例中，当输出栅极信号G (η)的高电平时，第一节点(Q)的电压增加大约2.5V。栅极信号G (η)的高电平可大于20V。换句话说，由于第五晶体管Tr5的控制端在本发明的示例性实施例中连接到第二节点(N)而不是在比较示例中连接到第一输入端IN1，因此可防止第一节点(Q)的压降。
[0111]此外，参照第二节点(N)的电压，在与比较示例进行比较的本发明的示例性实施例中，当输出栅极信号G (η)的高电平时，在初始时间段假信号减少5V或更多，当输出栅极信号G (η)的高电平时，第二节点(N)的电压减少2V或更多。
[0112]此外，输出栅极信号G( η )的高电平的时序较快，高电平减少到低电平的时序较快，从而可防止栅极信号G (η)的延迟。
[0113]参照图8，在与比较示例进行比较的本发明的示例性实施例中，可以看出，可减少栅极信号的延迟。此外，在本发明的示例性实施例中，可以看出，栅极信号的延迟程度根据第五晶体管Tr5的沟道宽度和沟道长度而改变。通过参照这样的数据，可适当选择第五晶体管Tr5的沟道宽度和沟道长度。
[0114]根据本发明的示例性实施例，栅极驱动器包括用于响应于第一节点的高电压将第二节点的电压保持为第二低电压的第二节点存储单元，从而当输出栅极信号时，可防止第一节点存储单元中的漏电流。因此，当输出栅极信号时，可防止第一节点的电压的减小，从而即使在高温时，也可稳定输出栅极信号。
[0115]虽然已经参照本发明的示例性实施例具体示出和描述了本发明，但是本领域的普通技术人员将理解，在不脱离由权利要求限定的本发明的精神和范围的情况下，可在形式和细节上进行各种改变。
【权利要求】
1.一种栅极驱动器，包括: 彼此连接的多个级， 其中，在所述多个级中的第η级包括: 上拉单元，被构造为响应于第一节点的信号将时钟信号的高电压输出作为第η栅极信号的高电压； 下拉单元，被构造为响应于第(η+1)进位信号将第η栅极信号的高电压减小至第一低电压； 放电单元，被构造为响应于来自在第η级之后的级中的至少一个级的进位信号，将第一节点的电压放电至低于第一低电压的第二低电压； 进位单元，被构造为响应于第一节点的信号将时钟信号的高电压输出作为第η进位信号; 反相器单元，被构造为在除了输出第η进位信号的时间段之外的时间段中将与时钟信号同步的信号输出到第二节点； 第一节点存储单元，被构造为响应于第二节点的信号将第一节点的电压保持在第二低电压； 第二节点存储单元， 被构造为响应于第一节点的信号将第二节点的电压保持在第一低电压或第二低电压， 其中，η为自然数。
2.如权利要求1所述的栅极驱动器，其中，第一节点存储单元的控制端连接到第二节点，第一节点存储单元的输入端连接到第一节点，第一节点存储单元的输出端连接到被构造为接收第二低电压的第二电压端。
3.如权利要求2所述的栅极驱动器，其中，第二节点存储单元的控制端连接到第一节点，第二节点存储单元的输入端连接到第二节点，第二节点存储单元的输出端连接到第二电压端。
4.如权利要求2所述的栅极驱动器，其中，第二节点存储单元的控制端连接到第一节点，第二节点存储单元的输入端连接到第二节点，第二节点存储单元的输出端连接到被构造为接收第一低电压的第一电压端。
5.如权利要求1所述的栅极驱动器，其中，第η级还包括: 缓冲单元，包括连接到被构造为接收第(η-1)进位信号的第一输入端的控制端和输入端以及连接到第一节点的输出端。
6.如权利要求1所述的栅极驱动器，其中，第η级还包括: 充电单元，包括连接到第一节点的第一端和连接到输出第η栅极信号的输出节点的第~.-5.JJU-~-? O
7.如权利要求1所述的栅极驱动器，其中，第η级还包括: 输出节点存储单元，被构造为响应于第二节点的信号将输出第η栅极信号的输出节点的电压保持在第一低电压。
8.如权利要求1所述的栅极驱动器，其中，第η级还包括: 第三节点存储单元，被构造为响应于第二节点的信号将输出进位信号的第三节点的电压保持在第二低电压。
9.如权利要求1所述的栅极驱动器，其中，放电单元包括: 第一放电单元，被构造为响应于第(η+1)进位信号将第一节点的电压放电至第二低电压； 第二放电单元，被构造为响应于第(η+2)进位信号将第一节点的电压放电至第二低电压。
10.如权利要求1所述的栅极驱动器，其中，放电单元包括: 第一放电单元，被构造为响应于第(η+1)进位信号输出第一节点的电压； 第二放电单元，被构造为响应于第(η+2)进位信号将第一节点的电压放电至第二低电压； 第三放电单元，被构造为将从第一放电单元输出的第一节点的电压放电至第二低电压。
【文档编号】G09G3/36GK103943076SQ201310507588
【公开日】2014年7月23日 申请日期:2013年10月24日 优先权日:2013年1月23日
【发明者】金江南, 赵德汉, 玄裕美, 金晶日, 张钟雄 申请人:三星显示有限公司