一种可实现信号双向传输的栅极驱动电路的制作方法
【专利摘要】本发明提供一种可实现信号双向传输的栅极驱动电路，包括：第一晶体管，其控制端连接第(n-2)级栅极驱动信号，第二端连接第(n-1)级栅极驱动信号；第二晶体管，其控制端连接第(n+2)级栅极驱动信号，第一端连接第(n+1)级栅极驱动信号；第三晶体管，其第一端耦接至第一时钟脉冲信号，第二端连接一直流电压；第四晶体管；第五晶体管；第六晶体管，其第一端连接第一时钟脉冲信号，第二端连接第n级栅极驱动信号；第七晶体管，其控制端耦接至第三时钟脉冲信号。相比于现有技术，本发明利用不同级的栅极驱动信号之间的相位差使第一晶体管和第二晶体管具备充电与放电功能，省去了额外讯号线，并优化了晶体管的偏压条件。
【专利说明】—种可实现信号双向传输的栅极驱动电路
【技术领域】
[0001]本发明涉及一种栅极驱动电路，尤其涉及一种可实现信号双向传输的栅极驱动电路。
【背景技术】
[0002]在薄膜晶体管液晶显不器(ThinFilm Transistor Liquid CrystalDisplay, TFT-1XD)中，每个像素具有一个薄膜晶体管(Thin Film Transistor, TFT),该薄膜晶体管的栅极电性连接至水平方向的扫描线，漏极电性连接至垂直方向的数据线，而源极电性连接至一像素电极。若在水平方向的某一条扫描线施加足够的正电压，会使得该条扫描线上的所有TFT打开，此时该条扫描线对应的像素电极会与垂直方向的数据线连接，从而将数据线的视讯信号电压写入像素，进而控制不同液晶的透光度以达到控制色彩的效果O
[0003]当前，现有的很多驱动电路主要是由液晶面板外黏接集成电路(例如，栅极驱动IC或源极驱动IC)来完成。相比之下，阵列基板行驱动(Gate driver On Array, GOA)技术是直接将薄膜晶体管的栅极驱动电路制作在阵列基板上，以代替由外接硅芯片制作的驱动芯片。由于GOA电路可直接制作于液晶面板周围，不仅简化了制程工艺，而且还可降低产品成本，提高TFT-LCD面板的集成度，使面板趋向于更加薄型化。
[0004]为了实现栅极驱动电路中的信号双向传输，现有技术中的一种解决方案是在于，GOA的栅极驱动电路透过对称的电路架构使电路中的信号传递具备双向功能。具体来说，将两路直流源分别施加于电路中的两个晶体管，当第一直流源为正且第二直流源为负时，该驱动电路将信号从一个方向传输至另一方向；当第二直流源为正且第一直流源为负时，该驱动电路将信号实现信号的反向传输功能。然而，该设计不仅会使面板操作所需的讯号线增加，而且还会使对应的薄膜晶体管长时间处于负偏压状态，影响元件的开关特性，降低了元件的使用寿命。
[0005]有鉴于此，如何设计一种新的栅极驱动电路架构或对现有驱动电路进行改进，以改善或消除现有技术中的上述缺陷和不足，是业内相关技术人员亟待解决的一项课题。
【发明内容】
[0006]针对现有技术中的驱动电路在实现信号双向传输时所存在的上述缺陷，本发明提供一种电路架构简化且晶体管偏压条件优良的、可实现信号双向传输的栅极驱动电路。
[0007]依据本发明的一个方面，提供了一种可实现信号双向传输的栅极驱动电路，包括:
[0008]一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的控制端电性连接第(n-2)级栅极驱动信号，所述第一晶体管的第一端电性连接至一公共节点，所述第一晶体管的第二端电性连接第(η-1)级栅极驱动信号；
[0009]一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的控制端电性连接第(n+2)级栅极驱动信号，所述第二晶体管的第一端电性连接第(n+1)级栅极驱动信号，所述第二晶体管的第二端电性连接该公共节点；
[0010]一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的控制端电性连接至该公共节点，所述第三晶体管的第一端电性耦接至一第一时钟脉冲信号，所述第三晶体管的第二端电性连接一直流电压；
[0011]一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接至所述第三晶体管的第一端，所述第四晶体管的第一端电性耦接该公共节点，所述第四晶体管的第二端电性耦接该直流电压；
[0012]一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接至所述第三晶体管的第一端及所述第四晶体管的控制端，所述第五晶体管的第二端电性耦接该直流电压；
[0013]一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的控制端电性耦接该公共节点，所述第六晶体管的第一端电性连接所述第一时钟脉冲信号，所述第六晶体管的第二端电性连接第η级栅极驱动信号；
[0014]一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的控制端电性耦接至一第三时钟脉冲信号，所述第七晶体管的第一端电性耦接所述第五晶体管的第一端及所述第六晶体管的第二端，所述第七晶体管的第二端电性耦接至该直流电压，
[0015]其中，第(n-2)级栅极驱动信号与第(η-1)级栅极驱动信号之间具有一预设相位差，第(n+2)级栅极驱动信号与第(n+1)级栅极驱动信号之间具有该预设相位差，藉由所述预设相位差使所述第一晶体管和所述第二晶体管具备充电与放电功能，从而实现信号双向传输。
[0016]在其中的一实施例，所述栅极驱动电路还包括一第一电容和一第二电容，其中，所述第一电容的一端电性连接至所述第三晶体管的第一端，所述第一电容的另一端电性连接至所述第一时钟脉冲信号；所述第二电容的一端电性连接至所述公共节点，所述第二电容的另一端电性连接至所述第五晶体管的第一端。
[0017]在其中的一实施例，所述公共节点对应于一充电期间和一放电期间，所述充电期间为第(η-1)级栅极驱动信号的高电平起始时刻至第(n-2)级栅极驱动信号的高电平结束时刻之间的区间，所述放电期间为第(n+1)级栅极驱动信号的高电平结束时刻至第(n+2)级栅极驱动信号的高电平结束时刻之间的区间。
[0018]在其中的一实施例，所述充电期间与所述放电期间之间的时间比值是可调整的。
[0019]在其中的一实施例，在所述充电期间和所述放电期间，所述第一时钟脉冲信号为低电平，所述第三时钟脉冲信号为高电平。
[0020]在其中的一实施例，所述公共节点具有不同于低电位的两阶段电压电位，其中第一电压电位的持续期间对应于第(η-1)级栅极驱动信号的高电平起始时刻至第η级栅极驱动信号的高电平起始时刻，以及对应于第η级栅极驱动信号的高电平结束时刻至第(n+1)级栅极驱动信号的高电平结束时刻。
[0021]在其中的一实施例，所述公共节点的第二电压电位的持续期间对应于第η级栅极驱动信号的高电平持续期间，且第二电压高于第一电压。
[0022]在其中的一实施例，所述公共节点为第二电压电位时，所述第一时钟脉冲信号为高电平，所述第三时钟脉冲信号为低电平。
[0023]在其中的一实施例，所述第一晶体管至所述第七晶体管均为薄膜晶体管。
[0024]在其中的一实施例，所述薄膜晶体管的材质为铟镓锌氧化物。
[0025]采用本发明的可实现信号双向传输的栅极驱动电路，第一晶体管的控制端电性连接第(n-2)级栅极驱动信号，其第一端电性连接至一公共节点且第二端电性连接第(n-1)级栅极驱动信号，第二晶体管的控制端电性连接第(n+2)级栅极驱动信号，其第一端电性连接第(n+1)级栅极驱动信号且第二端电性连接该公共节点，第(n-2)级栅极驱动信号与第(η-1)级栅极驱动信号之间、第(n+2)级栅极驱动信号与第(n+1)级栅极驱动信号之间具有预设相位差，藉由预设相位差使第一晶体管和第二晶体管具备充电与放电功能，从而实现信号双向传输。相比于现有技术，本发明透过节省外部直流讯号的精简架构同样实现了驱动电路的信号双向传输功能，降低了制作成本，提高了边框利用率。此外，本发明通过合理安排不同级的栅极驱动信号还可避免晶体管长时间处于负偏压状态，从而优化了其偏压条件，确保了晶体管较好的开关性能。
【专利附图】
【附图说明】
[0026]读者在参照附图阅读了本发明的【具体实施方式】以后，将会更清楚地了解本发明的各个方面。其中，
[0027]图1示出现有技术中的一种可实现信号双向传输的栅极驱动电路的结构示意图；
[0028]图2不出图1的棚极驱动电路中的关键/[目号的时序不意图；
[0029]图3示出依据本发明的一实施方式，可实现信号双向传输的栅极驱动电路的结构示意图；以及
[0030]图4不出图3的棚极驱动电路中的关键彳目号的时序不意图。
【具体实施方式】
[0031]为了使本申请所揭示的技术内容更加详尽与完备，可参照附图以及本发明的下述各种具体实施例，附图中相同的标记代表相同或相似的组件。然而，本领域的普通技术人员应当理解，下文中所提供的实施例并非用来限制本发明所涵盖的范围。此外，附图仅仅用于示意性地加以说明，并未依照其原尺寸进行绘制。
[0032]下面参照附图，对本发明各个方面的【具体实施方式】作进一步的详细描述。
[0033]图1示出现有技术中的一种可实现信号双向传输的栅极驱动电路的结构示意图。图2不出图1的棚极驱动电路中的关键/[目号的时序不意图。
[0034]参照图1，该栅极驱动电路包括第一晶体管Tl、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、电容Cl和C2。该电路架构含有7个晶体管和2个电容，因此也可简称为“7T2C”驱动架构。例如，第一晶体管Tl至第七晶体管T7均为薄膜晶体管(Thin Film Transistor, TFT)，则晶体管的控制端对应薄膜晶体管的栅极，晶体管的第一端对应薄膜晶体管的漏极，晶体管的第二端对应薄膜晶体管的源极。下文中将以薄膜晶体管示意性地说明具体的连接关系。例如，上述薄膜晶体管的材质为铟镓锌氧化物(IGZO)。
[0035]详细而言，第一晶体管Tl的栅极电性连接第(η-1)级栅极驱动信号G(n_l)。第一晶体管Tl的漏极电性连接至一公共节点Q，该节点Q对应于第η级输出信号Q(n)。第一晶体管Tl的源极电性连接至一第一控制电压U2D。第二晶体管T2的栅极电性连接第(n+1)级栅极驱动信号G (n+1)。第二晶体管T2的漏极电性连接至一第二控制电压D2U。第二晶体管T2的源极电性连接该公共节点Q。其中，第一控制电压U2D的电压极性与第二控制电压D2U的电压极性总是相反。例如，当该驱动电路正向传输信号时，第一控制电压U2D等于第二直流源Vdd，第二控制电压D2U等于第一直流源Vss ;当该驱动电路反向传输信号时，第一控制电压U2D等于第一直流源Nss,第二控制电压D2U等于第二直流源Vdd。
[0036]第三晶体管T3的栅极电性连接至公共节点Q且用以接收第η级输出信号Q(n)。第三晶体管T3的源极电性连接第一直流源Vss。第三晶体管T3的漏极经由一电容C2电性耦接至时钟脉冲信号CK，如此一来，通过电容C2的耦合效应可将节点P的电位抬升至高电位，利用该高电位来控制晶体管T4和T5开通，进而使公共节点Q处于稳定的低电压电位。此外，第η级输出信号Q(n)具有不同于低电位的两阶段电压，其中第一阶电压值为Vdd，第二阶电压值为Vdd+Λ V。
[0037]第四晶体管Τ4和第五晶体管Τ5构成稳压电路，其中，第四晶体管Τ4的栅极电性连接至第三晶体管Τ3的漏极。第四晶体管Τ4的漏极电性耦接公共节点Q且用以接收第η级输出信号Q(n)。第四晶体管T4的源极电性连接第一直流源Vss。第五晶体管T5的栅极电性连接至第三晶体管T3的漏极。第五晶体管T5的漏极电性连接第η级栅极驱动信号G(n)。第五晶体管T5的源极电性耦接该第一直流源Vss。此外，第五晶体管T5的漏极与公共节点Q之间还设置一电容Cl。
[0038]第六晶体管T6的栅极电性耦接公共节点Q且用以接收第η级输出信号Q(n)。第六晶体管T6的漏极电性连接时钟脉冲信号CK。第六晶体管T6的源极电性连接第η级栅极驱动信号G(n)。第七晶体管T7的栅极电性耦接时钟脉冲信号XCK。第七晶体管T7的漏极电性连接第六晶体管T6的源极。第七晶体管T7的源极电性耦接至该第一直流源Vss。其中，时钟脉冲信号XCK相对于时钟脉冲信号CK具有一定的延时,如图2所不。
[0039]如前文所述，图1的栅极驱动电路不仅会使面板操作所需的讯号线(U2D和D2U控制电压信号线)增加，而且还会使对应的薄膜晶体管Tl或T2长时间处于负偏压(如:第一直流源Vss為负偏压)状态，影响元件的开关特性，降低了元件的使用寿命。
[0040]为了解决现有技术中的上述缺陷或不足，本发明提供了一种改进的栅极驱动电路以实现双向信号传输。图3不出依据本发明一实施方式的可实现信号双向传输的栅极驱动电路的不意图。
[0041]参照图3，在该实施方式中，本发明的栅极驱动电路同样设计为“7T2C”架构，但并不需要额外引入两路直流源信号U2D和D2U，这也是图3与图1的主要区别所在。本领域的技术人员应当理解，为描述方便起见，图3的电路与图1的电路的相同组件或电路连接关系在此不再赘述。
[0042]详细而言，该栅极驱动电路包括第一晶体管Tl至第七晶体管T7、电容Cl和电容C2。其中，电容C2的一端电连接至时钟脉冲信号HC1，电容C2的另一端电连接至第三晶体管T3的漏极。电容Cl的一端电连接至公共节点Q，另一端电连接至第五晶体管T5的漏极。
[0043]第一晶体管Tl的栅极电性连接第(n-2)级栅极驱动信号G(n_2)，第一晶体管Tl的漏极电性连接至一公共节点Q且用以接收第η级输出信号Q(n)。第一晶体管Tl的源极电连接第(n-1)级栅极驱动信号G (n-1)。第二晶体管T2的栅极电连接第(n+2)级栅极驱动信号G(n+2)，第二晶体管T2的漏极电连接第(n+1)级栅极驱动信号G(n+1)，第二晶体管T2的源极电连接公共节点。
[0044]由此可知，第一晶体管Tl和第二晶体管T2各自的栅极、源极和漏极均与栅极驱动信号或输出信号相连，而不必引入额外的直流源讯号进行控制。并且，由于栅极驱动信号第(n-2)级与第(η-1)级之间具有一预设相位差，第(n+2)级与第(n+1)级之间也具有该预设相位差，因此，该栅极驱动电路藉由预设相位差可使第一晶体管Tl和第二晶体管T2具备充电与放电功能，以实现信号双向传输。
[0045]图4示出图3的栅极驱动电路中的关键信号的时序示意图。参照图4，HCU HC2、HC3和HC4均为时钟脉冲信号,彼此之间具有一定的相位差。Q(n)为第η级的输出信号。
[0046]结合图4和图3，在一具体实施例中，公共节点Q对应于一充电期间(网格线所示)和一放电期间(斜线所示)。充电期间为第(η-1)级栅极驱动信号G(n-l)的高电平起始时刻至第(n-2)级栅极驱动信号G(n-2)的高电平结束时刻之间的区间。放电期间为第(n+1)级栅极驱动信号G(n+1)的高电平结束时刻至第(n+2)级栅极驱动信号G(n+2)的高电平结束时刻之间的区间。并且，上述充电期间与放电期间之间的时间比值是可调整的。
[0047]从图4还可知晓，在充电期间和放电期间，第一时钟脉冲信号HCl为低电平，第三时钟脉冲信号HC3为高电平。
[0048]此外，公共节点Q具有不同于低电位的两阶段电压电位，其中第一电压电位Vl的持续期间对应于第(η-1)级栅极驱动信号G(n-l)的高电平起始时刻至第η级栅极驱动信号G(n)的高电平起始时刻，以及对应于第η级栅极驱动信号G(n)的高电平结束时刻至第(n+1)级栅极驱动信号G(n+1)的高电平结束时刻。公共节点Q的第二电压电位V2的持续期间对应于第η级栅极驱动信号G (η)的高电平持续期间，且第二电压V2高于第一电压Vl。当公共节点Q为第二电压电位V2时，第一时钟脉冲信号HCl为高电平，第三时钟脉冲信号HC3为低电平。
[0049]采用本发明的可实现信号双向传输的栅极驱动电路，第一晶体管的控制端电性连接第(n-2)级栅极驱动信号，其第一端电性连接至一公共节点且第二端电性连接第(n-1)级栅极驱动信号，第二晶体管的控制端电性连接第(n+2)级栅极驱动信号，其第一端电性连接第(n+1)级栅极驱动信号且第二端电性连接该公共节点，第(n-2)级栅极驱动信号与第(η-1)级栅极驱动信号之间、第(n+2)级栅极驱动信号与第(n+1)级栅极驱动信号之间具有预设相位差，藉由预设相位差使第一晶体管和第二晶体管具备充电与放电功能，从而实现信号双向传输。相比于现有技术，本发明透过节省外部直流讯号的精简架构同样实现了驱动电路的信号双向传输功能，降低了制作成本，提高了边框利用率。此外，本发明通过合理安排不同级的栅极驱动信号还可避免晶体管长时间处于负偏压状态，从而优化了其偏压条件，确保了晶体管较好的开关性能。
[0050]上文中，参照附图描述了本发明的【具体实施方式】。但是，本领域中的普通技术人员能够理解，在不偏离本发明的精神和范围的情况下，还可以对本发明的【具体实施方式】作各种变更和替换。这些变更和替换都落在本发明权利要求书所限定的范围内。
【权利要求】
1.一种可实现信号双向传输的栅极驱动电路，其特征在于，所述栅极驱动电路包括: 一第一晶体管，具有控制端、第一端与第二端，所述第一晶体管的控制端电性连接第(n-2)级栅极驱动信号，所述第一晶体管的第一端电性连接至一公共节点，所述第一晶体管的第二端电性连接第(η-1)级栅极驱动信号； 一第二晶体管，具有控制端、第一端与第二端，所述第二晶体管的控制端电性连接第(n+2)级栅极驱动信号，所述第二晶体管的第一端电性连接第(n+1)级栅极驱动信号，所述第二晶体管的第二端电性连接该公共节点； 一第三晶体管，具有控制端、第一端与第二端，所述第三晶体管的控制端电性连接至该公共节点，所述第三晶体管的第一端电性耦接至一第一时钟脉冲信号，所述第三晶体管的第二端电性连接一直流电压； 一第四晶体管，具有控制端、第一端与第二端，所述第四晶体管的控制端电性连接至所述第三晶体管的第一端，所述第四晶体管的第一端电性耦接该公共节点，所述第四晶体管的第二端电性耦接该直流电压； 一第五晶体管，具有控制端、第一端与第二端，所述第五晶体管的控制端电性连接至所述第三晶体管的第一端及所述第四晶体管的控制端，所述第五晶体管的第二端电性耦接该直流电压； 一第六晶体管，具有控制端、第一端与第二端，所述第六晶体管的控制端电性耦接该公共节点，所述第六晶体管的第一端电性连接所述第一时钟脉冲信号，所述第六晶体管的第二端电性连接第η级栅极驱动信号； 一第七晶体管，具有控制端、第一端与第二端，所述第七晶体管的控制端电性耦接至一第三时钟脉冲信号，所述第七晶体管的第一端电性耦接所述第五晶体管的第一端及所述第六晶体管的第二端，所述第七晶体管的第二端电性耦接至该直流电压， 其中，第(n-2)级栅极驱动信号与第(η-1)级栅极驱动信号之间具有一预设相位差，第(n+2)级栅极驱动信号与第(n+1)级栅极驱动信号之间具有该预设相位差，藉由所述预设相位差使所述第一晶体管和所述第二晶体管具备充电与放电功能，从而实现信号双向传输。
2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动电路还包括一第一电容和一第二电容，其中， 所述第一电容的一端电性连接至所述第三晶体管的第一端，所述第一电容的另一端电性连接至所述第一时钟脉冲信号； 所述第二电容的一端电性连接至所述公共节点，所述第二电容的另一端电性连接至所述第五晶体管的第一端。
3.根据权利要求1所述的栅极驱动电路，其特征在于，所述公共节点对应于一充电期间和一放电期间，所述充电期间为第(η-1)级栅极驱动信号的高电平起始时刻至第(n-2)级栅极驱动信号的高电平结束时刻之间的区间，所述放电期间为第(n+1)级栅极驱动信号的高电平结束时刻至第(n+2)级栅极驱动信号的高电平结束时刻之间的区间。
4.根据权利要求3所述的栅极驱动电路，其特征在于，所述充电期间与所述放电期间之间的时间比值是可调整的。
5.根据权利要求3所述的栅极驱动电路，其特征在于，在所述充电期间和所述放电期间，所述第一时钟脉冲信号为低电平，所述第三时钟脉冲信号为高电平。
6.根据权利要求1所述的栅极驱动电路，其特征在于，所述公共节点具有不同于低电位的两阶段电压电位，其中第一电压电位的持续期间对应于第(η-1)级栅极驱动信号的高电平起始时刻至第η级栅极驱动信号的高电平起始时刻，以及对应于第η级栅极驱动信号的高电平结束时刻至第(n+1)级栅极驱动信号的高电平结束时刻。
7.根据权利要求6所述的栅极驱动电路，其特征在于，所述公共节点的第二电压电位的持续期间对应于第η级栅极驱动信号的高电平持续期间，且第二电压高于第一电压。
8.根据权利要求7所述的栅极驱动电路，其特征在于，所述公共节点为第二电压电位时，所述第一时钟脉冲信号为高电平，所述第三时钟脉冲信号为低电平。
9.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一晶体管至所述第七晶体管均为薄膜晶体管。
10.根据权利要求9所述的栅极驱动电路，其特征在于，所述薄膜晶体管的材质为铟镓锌氧化物。
【文档编号】G09G3/36GK104269151SQ201410566178
【公开日】2015年1月7日 申请日期:2014年10月22日 优先权日:2014年10月22日
【发明者】林志隆, 吴佳恩, 郑贸薰, 塗俊达 申请人:友达光电股份有限公司