接第一时钟信号CK，第一极连接低电平信号VGL，第二极与第三晶体管M3的栅极连接；
[0059]第三晶体管M3，其第一极连接高电平信号VGH，第二极与第二晶体管M2的第一极连接形成输出信号端Output。
[0060]保持模块3包括第五晶体管M5、第六晶体管M6、第七晶体管M7、第八晶体管M8和第二电容C2，其中:
[0061]第六晶体管M6，其栅极接收第一时钟信号CK、并与其第一极连接，第二极与第七晶体管M7的第二极连接；
[0062]第七晶体管M7,其栅极与输出信号端Output连接，第一极连接开启电压信号STV并与第二电容C2的第二端连接，第二极还与第二电容C2的第一端连接；
[0063]第五晶体管M5，其栅极连接第二时钟信号CKB，第一极与第三晶体管M3的栅极和第八晶体管M8的栅极连接，第二极与第七晶体管M7的第二极连接；
[0064]第八晶体管M8，其第一极与第二晶体管M2的栅极连接，第二极与第二电容C2的第二端连接；
[0065]第二电容C2的第二端还连接开启电压信号。
[0066]容易理解的是，第一晶体管Ml至第八晶体管M8均为N型晶体管；或者，第一晶体管Ml至第八晶体管M8均为P型晶体管；或者，第一晶体管Ml至第八晶体管M8部分为P型晶体管，部分为N型晶体管，只要将晶体管的相应端正确连接即可。本实施例中的移位寄存器以采用PMOS薄膜晶体管为例进行说明。
[0067]该移位寄存器结构，使下拉晶体管(即图2中的第二晶体管M2)栅极电位节点不受相关联时钟信号的影响，能提升控制下拉晶体管栅极电位节点的稳定性，提高移位寄存器的输出稳定性，改善移位寄存器的输出效果。
[0068]实施例2:
[0069]相应的，本实施例提供一种对应着实施例1中的移位寄存器对应的移位寄存器驱动方法，该驱动方法包括初始化阶段、固位阶段、上拉输出阶段和下拉输出阶段，其中:
[0070]在初始化阶段，通过上拉模块和下拉模块对保持模块进行初始化；
[0071]在固位阶段，保持模块使上拉模块、下拉模块的电压固位稳定；
[0072]在上拉输出阶段，上拉模块根据第一时钟信号CK，输出栅极驱动信号；
[0073]在下拉输出阶段，下拉模块根据第二时钟信号CKB，输出栅极驱动信号；
[0074]其中，栅极驱动信号为具有高电平或低电平转换的脉冲信号。
[0075]优选的是，初始化阶段包括第一初始化阶段和第二初始化阶段，其中:
[0076]在初始化阶段，第一时钟信号CK和开启电压信号STV有效，对第一电容Cl和第二电容C2充电，下拉模块通过输出信号端Output输出信号，同时上拉模块加强输出信号端Output的输出信号，稳定性更好；
[0077]在固位阶段，第二时钟信号CKB有效，输出信号端Output的输出信号跳变，启动保持模块，保持输出信号端Output的信号稳定；
[0078]在上拉输出阶段，第一时钟信号CK有效，上拉模块根据第一时钟信号CK，输出栅极驱动信号；同时，第二电容C2保持第一时钟信号CK ；
[0079]在下拉输出阶段，第二时钟信号CKB有效，下拉模块根据第二时钟信号CKB，输出栅极驱动信号；
[0080]重复上述上拉输出阶段和下拉输出阶段的动作。
[0081]优选的是，第一时钟信号CK和第二时钟信号CKB为电压幅度相等、相位相差1/2时钟周期的脉冲信号；
[0082]开启电压信号STV为与第一时钟信号CK电压幅度相等的单个脉冲信号，且开启电压信号STV的单个脉冲与第一时钟信号CK的初始脉冲同步。
[0083]下面对照图3，以前四个时钟信号来介绍此移位寄存器的工作原理:
[0084]第一阶段即初始化阶段:STV信号(开启电压信号STV)和CK信号(即第一时钟信号CK)均为低电平开启信号，CKB信号(即第二时钟信号CKB)为高电平关闭信号。
[0085]当STV信号和CK信号为低电平时，第一晶体管M1、第六晶体管M6和第四晶体管M4开启。
[0086]第一晶体管Ml开启时，STV信号的低电平通过第一晶体管Ml输入到第二晶体管M2的栅极，同时对第一电容Cl进行充电；此时第二晶体管M2由于栅极写入STV信号的低电平而开启，将CKB信号的高电平写入到移位寄存器的输出信号端Output上。
[0087]由于第四晶体管M4的开启，将VGL信号(即低电平信号VGL)写入到第三晶体管M3的栅极，使第三晶体管M3开启，将VGH信号(即高电平信号VGH)也输入到移位寄存器输出信号端Output，加强移位寄存器的输出。此时，第二晶体管M2和第三晶体管M3同时输出一个统一的电位信号，相对一个晶体管输出而言，输出能力加强，稳定性更好。
[0088]同时，由于第六晶体管M6也处于开启状态，将低电平CK信号写入到第二电容C2的一个电极端(第一端，对应图2中C2的左侧)，对第二电容C2进行充电。
[0089]第二个阶段即固位阶段:CKB信号为低电平开启信号，而STV信号和CK信号均为高电平关闭信号。
[0090]当CKB信号为低电平时，在第一阶段中写入到第一电容Cl上的STV信号继续保持第二晶体管M2处于开启状态，将CKB信号的低电平写入到输出信号端Output上。这样，由输出信号端Output控制的第七晶体管M7开启，将VGH信号写入到第二电容C2的一个电极端(第二端，对应图2中C2的右侧)。
[0091]同时，CKB信号控制的第五晶体管M5开启，将VGH信号经第七晶体管M7分别写入到第三晶体管M3的栅极和第八晶体管M8的栅极，使第三晶体管M3和第八晶体管M8关闭，不影响移位寄存器输出信号端Output的输出信号和第二晶体管M2的栅极电位，保持输出信号端Output的信号稳定。
[0092]第三阶段即上拉输出阶段:CK信号为低电平开启信号，STV信号和CKB信号均为高电平关闭信号。
[0093]当CK信号为低电平时，第一晶体管Ml、第六晶体管M6和第四晶体管M4开启。
[0094]第一晶体管Ml开启时，STV信号的高电平写入到第二晶体管M2的栅极，同时对第一电容Cl进行充电，此时第二晶体管M2处于关闭状态。
[0095]第四晶体管M4开启时，将VGL信号写入到第三晶体管M3的栅极，将第三晶体管M3再次开启；第三晶体管M3将VGH信号输入到移位寄存器输出信号端Output上，这样由输出信号端Output控制的第七晶体管M7关闭。
[0096]第六晶体管M6开启时，将CK信号的低电平写入到第二电容C2上，并且通过第二电容C2进行保持。
[0097]第四阶段即下拉输出阶段:CKB信号为低电平开启信号，STV信号和CK信号均为高电平关闭信号。
[0098]当CKB信号为低电平时，由其控制的第五晶体管M5开启，从而将存储在第二电容C2上的CK信号的低电平信号分别输入到第三晶体管M3的栅极和第八晶体管M8的栅极，使得第三晶体管M3和第八晶体管M8开启。第三晶体管M3的开启，持续将VGH信号输入到移位寄存器的输出信号端Output上；第八晶体管M8的开启，将STV信号的VGH信号写入到第二晶体管M2的栅极，确保第二晶体管M2的关闭。
[0099]以后的工作过程就是重复第三阶段和第四阶段的连续动作。
[0100]为了更直观地看出图2中各节点在不同时钟信号激励下的电压变换，图3除了示出输出信号端Output的输出波形，还示出了该移位寄存器各个主要节点(包括A、B、C三个节点，其中A点对应第三晶体管M3的栅极，C点对应第二晶体管M2的栅极、与第一电容Cl相关，B点对应第五晶体管M5和第七晶