驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第二时钟线路CK2 ;其中K为大于或等于O的整数。
[0099]图10为此优选的实施例的栅极驱动电路的一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3和第四时钟线CK4提供四相不交叠时钟信号。图10中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(b)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(c)所示。
[0100]实施例五
[0101]本实施例公开了一种栅极驱动电路，在一种优选的实施例中，其可以包括N级级联的本实施例三所示的栅极驱动电路单元，其中N为大于I的正数。下面具体说明。
[0102]请参考图11，本实施例的栅极驱动电路，还包括第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5、第六时钟线CK6、启动信号线ST、公共高电平线LVdd和公共低电平线LV SSo
[0103]第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6为栅极驱动电路提供六相时钟信号。启动信号线ST连接至第I级栅级驱动电路单元的脉冲信号输入端和第2?N级栅级驱动电路单元的初始化信号输入端。每一级的栅极驱动电路单元的扫描信号输出端连接至下一级栅极驱动电路单元的脉冲信号输入端。公共高电平线LVdd连接至每一级栅极驱动电路单元的高电平源VDD，公共低电平线1^%连接至每一级栅极驱动电路单元的低电平源V SSo
[0104]各时钟信号线连接有多种方式，其中一种如下:
[0105]第6K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CKl，第二时钟信号输入端连接至第三时钟线路CK3 ；
[0106]第6K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第四时钟线路CK4 ；
[0107]第6K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第五时钟线路CK5 ;
[0108]第6K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第六时钟线路CK6 ;
[0109]第6K+5级栅极驱动电路单元的第一时钟信号输入端连接至第五时钟线CK5，第二时钟信号输入端连接至第一时钟线路CKl ;
[0110]第6K+6级栅极驱动电路单元的第一时钟信号输入端连接至第六时钟线CK6，第二时钟信号输入端连接至第二时钟线路CK2 ;其中K为大于或等于O的整数。
[0111]图12(a)为本实施例的栅极驱动电路的一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6提供六相交叠时钟信号，相邻的时钟线提供的时钟信号交叠1/3个高电平时钟脉宽。图12(a)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(c)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(d)所示。
[0112]图12(b)为本实施例的栅极驱动电路的另一种工作时序图，其中第一时钟线CK1、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6提供六相交叠时钟信号，相邻的时钟线提供的时钟信号交叠1/2个高电平时钟脉宽。图12(b)中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(c)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(e)所示。
[0113]如上所述，各时钟信号线连接有多种方式，其中另一种如下:请参考图13，在一个优选的实施例中:
[0114]第6K+1级栅极驱动电路单元的第一时钟信号输入端连接至第一时钟线CK1，第二时钟信号输入端连接至第四时钟线路CK4 ；
[0115]第6K+2级栅极驱动电路单元的第一时钟信号输入端连接至第二时钟线CK2，第二时钟信号输入端连接至第五时钟线路CK5 ;
[0116]第6K+3级栅极驱动电路单元的第一时钟信号输入端连接至第三时钟线CK3，第二时钟信号输入端连接至第六时钟线路CK6 ;
[0117]第6K+4级栅极驱动电路单元的第一时钟信号输入端连接至第四时钟线CK4，第二时钟信号输入端连接至第一时钟线路CKl ;
[0118]第6K+5级栅极驱动电路单元的第一时钟信号输入端连接至第五时钟线CK5，第二时钟信号输入端连接至第二时钟线路CK2 ;
[0119]第6K+6级栅极驱动电路单元的第一时钟信号输入端连接至第六时钟线CK6，第二时钟信号输入端连接至第三时钟线路CK3 ;其中K为大于或等于O的整数。
[0120]图14为此优选的实施例的栅极驱动电路的一种工作时序图，其中第一时钟线CKl、第二时钟线CK2、第三时钟线CK3、第四时钟线CK4、第五时钟线CK5和第六时钟线CK6提供六相交叠时钟信号，相邻的时钟线提供的时钟信号交叠1/2个高电平时钟脉宽。图14中栅极驱动电路输出的扫描信号和发光信号可以满足像素驱动电路如图2(d)的工作时序要求，其中栅极动电路中的各级栅极驱动电路单元的工作时序为图4(f)所示。
[0121]实施例六
[0122]请参考图15，为本申请公开的一种有机发光二极管面板，包括由多个像素构成的二维像素阵列，像素可采用如图1所示的像素驱动电路的结构；还包括用于为像素提供包含视频图像信号的数据信号的数据驱动电路，数据驱动电路与各像素通过数据线分别相连；还包括实施例四或五的栅极驱动电路，用于为各像素提供扫描信号vs_和发光信号Vem，栅极驱动电路与各像素通过扫描线和发光控制端分别相连。本申请的栅极驱动电路可以通过薄膜晶体管的形式集成在有机发光二极管面板的阵列基板之上，从而达到降低成本、提高可靠性、实现窄边框等目的。
[0123]综上所述，本申请的栅极驱动电路可以同时产生有机发光二极管面板中的像素驱动电路所需的扫描信号和发光信号，并且通过改变栅极驱动电路的时钟数量和连接方式，来实现扫描信号的脉冲宽度调节等。本申请提出的栅极驱动电路及其单元具有结构简单、驱动能力强和适用范围广等优点。
[0124]以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请发明构思的前提下，还可以做出若干简单推演或替换。
【主权项】
1.一种栅极驱动电路单元，其特征在于，包括: 脉冲信号输入端，用于输入脉冲信号(Vin); 扫描信号输出端，用于输出扫描信号(U ； 发光信号输出端，用于输出发光信号(Vem)； 第一时钟信号输入端，用于输入第一时钟信号(Va);第二时钟信号输入端，用于输入第二时钟信号(Vb); 扫描信号产生单元(31)，用于产生扫描信号(VscJ ;其在所述脉冲信号(Vin)的控制下，将第一时钟信号(Va)传送至扫描信号输出端；以及在第二时钟信号(Vb)的控制下，下拉所述扫描信号输出端的电压以维持其为低电平； 发光信号产生单元(32)，用于产生发光信号(Vem);其在所述脉冲信号(Vin)的控制下，下拉发光信号输出端的电压；以及在第二时钟信号(Vb)的控制下，对所述发光信号输出端进行充电； 各信号的配置如下: 所述第一时钟信号(Va)和第二时钟信号(Vb)为周期和占空比相同、相位不同的时钟信号；所述第一时钟信号(Va)的高电平的上升沿超前于第二时钟信号(Vb)的高电平的上升沿； 所述脉冲信号(Vin)的高电平的上升沿超前于第一时钟信号(Va)的高电平的上升沿，脉冲信号(Vin)的高电平的下降沿超前于第二时钟信号(Vb)的高电平的上升沿。2.如权利要求1所述的栅极驱动电路单元，其特征在于，所述发光信号产生单元(32)包括第二控制端(Q2)、第二上拉模块(321)和第二下拉模块(322)； 所述第二控制端(Q2)，用于获得驱动电压后，驱动第二上拉模块(321)将发光信号输出端的电压上拉并维持； 所述第二上拉模块(321)，用于在所述第二时钟信号(Vb)的高电平到来时，对第二控制端(Q2)进行充电以提供所述驱动电压； 所述第二下拉模块(322)，用于在所述脉冲信号(Vin)的高电平到来时，将发光信号输出端和第二控制端(Q2)的电压下拉。3.如权利要求2所述的栅极驱动电路单元，其特征在于，所述第二上拉模块(321)包括晶体管T7和晶体管T8 ； 所述晶体管T8的控制极用于输入所述第二时钟信号(VB)，第一极连接到高电平源(Vdd)，第二极连接到所述第二控制端(Q2)，用于在所述第二时钟信号(Vb)的高电平到来时，对第二控制端(Q2)进行充电以提供所述驱动电压； 所述晶体管T7的控制极连接到所述第二控制端(Q2)，第一极连接到所述高电平源(Vdd)，第二极连接到所述发光信号输出端，用于在晶体管T7被所述驱动电压开启后，通过高电平源(Vdd)对所述发光信号输出端充电。4.如权利要求3所述的栅极驱动电路单元，其特征在于:所述晶体管T7的控制极与第二极之间还连有一电容C2。5.如权利要求2所述的栅极驱动电路单元，其特征在于，所述第二下拉模块(322)包括晶体管T9和晶体管TlO ； 所述晶体管T9的控制极连接到所述脉冲信号输入端，用于输入脉冲信号(V_IN)，第二极连接到低电平源(Vss)，第一极连接到所述发光信号输出端，用于在所述输入脉冲信号(Vin)的高电平到来时，通过所述低电平源(Vss)下拉发光信号输出端的电压； 所述晶体管TlO的控制极连接到所述脉冲信号输入端，用于输入脉冲信号(Vin)，第