消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block现象;并且本发明通过采用延迟控制模块根据第一信号和第二信号控制第一组栅线连接的所述第一子驱动电路和所述第二子驱动电路同步驱动，通过采用信号交互控制机制避免由于非同时切换栅极驱动IC而造成的栅极输出电压不同步的问题。
【附图说明】
[0045]图1是现有的栅极驱动电路的结构图；
[0046]图2是本发明实施例所述的栅极驱动电路的结构图；
[0047]图3是本发明实施例所述的栅极驱动电路包括的延迟控制模块的结构图；
[0048]图4是本发明所述的栅极驱动电路包括的延迟控制模块的一优选实施例的结构图；
[0049]图5是本发明所述的栅极驱动电路的一具体实施例的结构图；
[0050]图6是本发明所述的栅极驱动电路的该具体实施例的时序图；
[0051]图7是本发明所述的栅极驱动电路的该具体实施例包括的第二子驱动电路的结构图；
[0052]图8是如图7所示的第二子驱动电路的工作时序图；
[0053]图9是本发明一优选的实施例所述的栅极驱动电路的驱动方法的流程图。
【具体实施方式】
[0054]下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
[0055]如图2所示，本发明实施例所述的栅极驱动电路，用于驱动多条栅线，所述栅极驱动电路包括多个第一子驱动电路ICl和多个第二子驱动电路IC2，所述多条栅线至少包括相邻的两个第一组栅线21，以及位于相邻的所述第一组栅线21之间的第二组栅线22;
[0056]所述第一组栅线21的两端分别连接所述第一子驱动电路ICl和所述第二子驱动电路 IC2;
[0057]与所述第一组栅线21连接的所述第一子驱动电路ICl连接与相邻所述第一组栅线21连接的所述第二子驱动电路IC2，所述第二组栅线22的两端分别连接与相邻的两所述第一组栅线21连接的两个所述第一子驱动电路ICl;
[0058]所述第一子驱动电路ICl用于为其连接的栅线提供栅极驱动信号；
[0059]所述第二子驱动电路IC2用于为其连接的栅线提供栅极驱动信号。
[0060]本发明实施例所述的栅极驱动电路包括的第一子驱动电路和第二子驱动电路驱动不同数量的栅线，即不同时扫描完连接的栅线，从而可以消除由于切换栅极驱动IC导致的栅极开启电压Von和栅极关闭电压Vgl突变差异，解决分屏和H-Block现象。
[0061]在本发明所述的栅极驱动电路的一优选实施例中，所述第一子驱动电路ICl还用于在驱动完其连接的所述栅线时向与相邻下一第一组栅线21连接的所述第二子驱动电路IC2提供第一信号SI;
[0062]所述第二子驱动电路IC2还用于在驱动完其连接的所述栅线时，为与相邻下一所述第一组栅线21连接的所述第二子驱动电路IC2提供第二信号S2;
[0063]所述栅极驱动电路还包括延迟控制模块23，所述延迟控制模块23分别连接所述第一子驱动电路ICl和所述第二子驱动电路IC2，所述延迟控制模块接收第一信号SI和第二信号S2，所述延迟控制模块用于在所述第一信号SI和所述第二信号S2的控制下控制与所述第一组栅线21连接的所述第一子驱动电路ICl和所述第二子驱动电路IC2同步驱动。
[0064]本发明该优选的实施例所述的栅极驱动电路在工作时，第一组栅线中的同一栅线连接的第一子驱动电路ICl和第二子驱动电路IC2同时驱动该栅线，且第一子驱动电路ICl驱动与其连接的第一组栅线和第二组栅线，而第二子驱动电路IC2只驱动与其连接的第一组栅线。
[0065]本发明该优选的实施例所述的栅极驱动电路通过采用延迟控制模块23根据第一信号SI和第二信号S2控制第一组栅线21连接的所述第一子驱动电路ICl和所述第二子驱动电路IC2同步驱动，通过采用信号交互控制机制避免由于非同时切换栅极驱动IC(以上第一子驱动电路和第二子驱动电路即为栅极驱动IC)而造成的栅极输出电压不同步的问题。
[0066]本发明如图2所示的栅极驱动电路的实施例包括四个第一组栅线、三个第二组栅线、四个第一子驱动电路ICl和四个第二子驱动电路IC2;
[0067]每两个第一组栅线之间设置有一个第二组栅线；
[0068]从上至下第一个第一组栅线左侧连接有ICl，从上至下第一个第一组栅线右侧连接有IC2，从上至下第一个第二组栅线左侧与该ICl连接；
[0069]从上至下第二个第一组栅线左侧连接有IC2，从上至下第二个第一组栅线右侧连接有ICl，从上至下第一个第二组栅线右侧与该ICl连接;从上至下第二个第二组栅线右侧与该ICl连接；
[0070]从上至下第三个第一组栅线左侧连接有ICl，从上至下第三个第一组栅线右侧连接有IC2;从上至下第二个第二组栅线左侧与该ICl连接;从上至下第三个第二组栅线左侧与该ICl连接；
[0071]从上至下第四个第一组栅线左侧连接有IC2，从上至下第四个第一组栅线右侧连接有ICl;从上至下第三个第二组栅线右侧与该ICl连接；
[0072]并且，与从上至下第一个第一组栅线左侧连接的ICl不仅与其下方的IC2连接，还与延迟控制模块23连接，以接收该延迟控制模块23包括的时序控制单元输出的起始信号STV(将在后续的具体实施例中详细介绍)；从上至下第一个第一组栅线右侧连接的IC2也与所述延迟控制模块23连接，以接收该延迟控制模块23包括的时序控制单元输出的起始信号STV(将在后续的具体实施例中详细介绍)；从上至下第二个第一组栅线右侧连接的ICl分别与其上方的IC2和其下方的IC2连接，从上至下第三个第一组栅线左侧连接的ICl也分别与其上方的IC2和其下方的IC2连接;从上至下第四个第一组栅线右侧连接的ICl仅与其上方的IC2连接；
[0073]本发明如图2的栅极驱动电路的实施例在工作时，当从上至下第一个第一组栅线连接的第一子驱动电路ICl扫描完其驱动的所有栅线时，该第一子驱动电路ICl向其连接的第二子驱动电路IC2(即左侧从上至下第一个第一子驱动电路ICl下方的第二子驱动电路IC2)输出第一信号SI，当从上至下第一个第一组栅线连接的第二子驱动电路IC2(即右侧从上至下第一个第二子驱动电路IC2)扫描完其驱动的所有栅线时，该第二子驱动电路IC2向延迟控制模块23提供第二信号S2，该第二子驱动电路IC2还向相邻下一第一组栅线连接的第一子驱动电路ICl(即右侧从上至下第一个第一子驱动电路ICl)提供第二信号S2，以开启右侧从上至下第一个第一子驱动电路ICl;由图2可知，从上至下第一个第一组栅线包括9条栅线，从上至下第一个第二组栅线包括2条栅线，则与从上至下第一个第一组栅线连接的第二子驱动电路先扫描完从上至下第一个第一组栅线后输出第二信号，延迟控制模块控制所述第二信号延迟预定延时时间而形成延迟控制信号，延迟控制模块控制当该延迟控制信号和该第一信号同时有效时打开左侧由上至下第一个第二子驱动电路，从而可以控制从上至下第二个第一组栅线接的所述第一子驱动电路ICl和所述第二子驱动电路IC2同步驱动。
[0074]假设右侧第一颗第二驱动子电路(即右侧从上至下第一个第二驱动子电路)扫描完其驱动的所有栅线后出现了一定的延迟，而左侧第一颗第一驱动子电路(即左侧从上至下第一个第一驱动子电路)正常工作，同一条栅线两边的扫描信号出现了不同步现象，当右侧第一颗第二驱动子电路输出第二信号S2后，经过延迟控制模块对该第二信号S2进行延迟控制而输出延迟控制信号S2_out，此时，左侧第一颗第一驱动子电路也输出第一信号SI，虽然S2_out较SI有一定的滞后延迟，但是左侧第一颗第二子驱动电路只有在SI和S2_out同时有效时才能工作，因此，通过左侧第一颗第二子驱动电路的延迟，实现左右两边扫描信号的同步。同理，当左侧的子驱动电路出现延迟异常时，通过延迟控制模块对第二信号进行延迟而产生延迟控制信号，并在延迟控制信号和第一信号同时有效时才能开启相应的子驱动电路，也能消除延迟，实现同