专利名称：存储器件及其内部控制方法
技术领域：
本发明涉及存储器件、其内部控制方法、存储器控制系统和该系统中的存储器控制方法。
背景技术：
近来，由于客户(系统端)对存储器容量要求的提高、访问速度的提高(更高工作频率)、I/O总线宽度的提高(一次访问中处理的数据位数的提高)等等因素，需要进行刷新操作的半导体存储器(动态RAM)的电流消耗趋于增加。存储器件功耗的提高会导致安装有这种存储器件的系统的总电流消耗的提高。因此需要降低存储器件的功耗。
电流消耗的提高会提高存储器件的芯片温度。在高温环境中，DRAM单元的数据保持特性(即刷新特性TREF)通常被削弱(保持时间变短)。因此从数据保持特性的角度出发，期望降低电流消耗。
即，半导体存储器需要既提高性能，例如增加存储器容量、访问速度更快和扩充I/O总线宽度，又降低功耗。
存储器件具有存储器单元阵列和读出放大器，该存储器单元阵列具有多个存储器单元。每个存储器单元实际上均与沿X方向布设的多个字线中的一个和沿Y方向布设的多个位线中的一个相连。每个位线均配有读出放大器，该读出放大器放大单个存储器单元的信息(读取数据)并且保持该信息。
在存储器容量为1兆位的情况下，存储器件的逻辑地址包含10位(210＝1024个字线WL)X(行)地址和10位(210＝1024个位线BL(1024个读出放大器))Y(列)地址。(注意位线定义＝一对互补位线)。在这种情况下，如果字线WL的布线间距与位线BL的布线间距相同，则逻辑存储器阵列的特征为具有正方形状。
下面以存储器件为例描述与系统时钟CLK同步的SDRAM(同步DRAM)的内部操作。
SDRAM根据与系统时钟CLK同步并且使存储器件活跃/不活跃的启动/预充电命令、以及针对存储器件输入和输出数据的写/读命令的下降和上升进行操作。
当在系统时钟CLK的上升沿从外部器件接收到启动命令时，SDRAM获取X地址并且在X解码器中解码X地址。根据解码的X地址，选择单个字线并且使能所选择的字线。连接到所选择的字线的多个存储器单元向相应位线输出数据，而相应的读出放大器放大和保持(锁存)数据。
当从启动命令延迟若干个时钟周期之后在系统时钟CLK的上升沿接收到来自外部器件的读命令时，SDRAM获取Y地址并且在Y解码器中解码Y地址。根据解码的Y地址，从存储器件输出单个读出放大器中保持的数据。当从外部器件接收到写命令时，SDRAM获取Y地址并且在Y解码器中解码Y地址。根据解码的Y地址，通过单个读出放大器将准备写入的数据写到相关的存储器单元中。此后，根据需要执行读/写命令并且访问对应于期望Y地址的存储器单元和外部器件。
自读/写命令经过若干个时钟周期之后，SDRAM在系统时钟CLK的上升沿接收预充电命令。预充电命令复位(均衡)被使能的字线、读出放大器和位线，并且存储器阵列返回到准备执行下一个启动命令的初始状态。
在复位操作之前需要一段内部时间，并且从接收预充电命令到提供下一个启动命令需要若干个时钟周期的时间(等待)。同样地，从启动命令到读/写命令需要若干个时钟周期的时间(等待)。
尽管为使描述简单对存储器阵列的输入/输出数据位数为1的情况进行说明，然而在输入/输出数据位数为n时(写作″n I/O″(例如4I/O))通过Y地址可以同时使能n个读出放大器。n个读出放大器通过n个I/O总线分别连接到n个I/O端口。
Y地址的深度被称作″页长″。存储器件响应单个启动命令操作数量至少等于I/O总线宽度x页长的读出放大器。在SDRAM的Y地址被设置成8位(YA<07>)的情况下，页长为256。在SDRAM具有32位的I/O总线宽度的情况下，至少有8192(＝256×32)个读出放大器响应启动命令进行操作。
每当必要时，SDRAM根据读命令输入在多个读出放大器中锁存来自多个存储器单元的信息，所述多个存储器单元连接到通过启动命令选择的字线。由于使能单个字线，来自范围为页长的存储器单元的信息被正确输出到外部器件。具体地，根据伴随按需要提供的读/写命令的Y地址选择单个读出放大器，并且从那些被连接到选择的读出放大器的存储器单元读出信息。在X地址(字线)固定的情况下，随机访问Y地址。这种操作被称作″Y地址优先操作″。同样地，响应写命令，通过Y地址优先操作可以将信息写到任意Y地址上的存储器单元中。
Y地址优先操作有效使用被锁存在通过单个启动命令使能的多个读出放大器中的多段数据。使用各个读出放大器提供的单字线充/放电电流和单位线充/放电电流随机访问256个存储器单元。
单个随机访问中消耗的电流被计算成等于字线充/放电电流加上位线充/放电电流的电流消耗除以页面中同时启动的访问数量。因此，访问数量越大，则单个访问的电流消耗就越小。
此外，在Y地址优先操作中，从启动命令到读/写命令需要的时钟周期数量与完成全部操作所需的时钟周期数量的比值，以及从预充电命令到下一个启动命令需要的时钟周期数量与完成全部操作所需的时钟周期数量的比值均较低。这提高了占用输入/输出(I/O)总线的数据的比值(数据占用率)，从而提高了系统中I/O总线的效率。因此当提高系统时钟的频率时，可以提高需要较大延迟的SDRAM中I/O总线的数据占用率。
存在访问具有较短位长(例如连续4位、8位等等)SDRAM的系统。在访问该系统的SDRAM时，在从单个启动命令到预充电命令的周期内只执行小于页长的读/写操作，并且通过下一个启动命令改变X地址。为了方便将这种操作称作″X地址优先操作″。在X地址优先操作中，通过单个启动命令使能的读出放大器未被有效利用。
例如，改变Y地址(其中X地址固定)并且访问4个存储器单元。在这种情况下，消耗了单个字线的充/放电电流和对应于被使能的读出放大器数量(8192个读出放大器)的电流(包含与读出放大器相连的位线的充/放电电流)。假定消耗电流为P(y)，则访问单个存储器单元时消耗的电流为P(y)/4。
另一方面，在改变X地址(Y地址是任意的)并且访问4个存储器单元的情况下，每当改变X地址时便需要启动命令和预充电命令。在使用改变X地址的访问方法的情况下，消耗电流是通过固定X地址进行访问的情况下消耗的电流的4倍，并且访问单个存储器单元时的消耗电流为P(y)。
在系统和应用经常使用X地址优先操作的情况下，使用浅(较少页面)Y地址和深X地址的存储器件效率较高。根据系统的访问方法或使用存储器件的应用步骤，可能存在混合使用X地址优先操作和Y地址优先操作的情况。在这种情况下，访问顺序使得使用浅Y地址的存储器件在使用时的存取速度非常慢，于是妨碍了速度的提高。另一方面，使用利用浅X地址的存储器件妨碍了消耗电流的降低。
X地址和Y地址具有不同深度的存储器件不同于具有标准管脚布局和封装尺寸的标准存储器件的X地址和Y地址，并且不能被直接替代成标准存储器件。这需要重新准备用于装配存储器件的板卡等等，从而提高的成本并且延长了开发周期。
当重复进行电流消耗较大的操作，例如X地址优先操作时，存储器件的芯片温度(结温)会上升。在这种情况下，芯片温度的上升削弱了数据保持特性，使得必须经常执行刷新操作。也就是说，芯片温度上升导致数据保持特性退化，并且增加了源于频繁刷新操作的消耗电流。在不考虑客户系统端的控制而异步执行数据保持操作的情况下(在执行自刷新操作的情况下)，刷新操作造成繁忙状态，使得外部访问不被响应。这降低了系统的性能(I/O总线的数据占用率)。
发明内容
因此，本发明的一个目的是提供一种存储器件、其内部控制方法、系统和针对该系统中的存储器装置的控制方法，所有这些可以保证访问效率并降低电流消耗。
本发明的另一个目的是提供一种存储器件、其内部控制方法、系统和针对该系统中的存储器装置的控制方法，所有这些可以在不改变封装的情况下保证访问效率并降低电流消耗。
为了实现上述目的，本发明提供了一种存储器件，该存储器件包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。地址映射改变单元与存储器阵列实际相连，并用于接收用来生成第一地址的第一地址信号和用于生成第二地址的第二地址信号。地址映射改变单元能够通过改变第一地址信号和第二地址信号之一的一部分来改变逻辑地址映射。
本发明的另一个方面是包含存储器阵列的存储器件。该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。地址缓冲区与存储器阵列实际相连，并用于接收多个地址信号，所述多个地址信号包含用于生成第一地址的第一地址信号。地址控制单元与地址缓冲区实际相连，并且每当输入第一地址信号时根据访问信息并且使用部分第一地址信号生成第一地址或第二地址，从而改变逻辑地址映射。
本发明的另一个方面是包含存储器阵列的存储器件。该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。地址缓冲区与存储器阵列实际相连，并且接收多个地址信号，所述多个地址信号包含用于生成第一地址的第一地址信号。地址信号无效单元与地址缓冲区实际相连，并且每当输入第一地址信号时根据访问信息至少使多个地址信号中的一部分无效，从而改变逻辑地址映射。
本发明的另一个方面是用于改变存储器件的逻辑地址映射的内部控制方法。存储器件具有存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，其中根据多个地址信号生成所述第一地址和第二地址。根据第一地址和第二地址细化逻辑地址映射，并且逻辑地址映射指示存储器阵列的逻辑形状。该方法包含的步骤有接收多个地址信号，接收访问信息以改变逻辑地址映射，根据多个地址信号和访问信息产生用于生成第一地址的多个第一地址信号，根据多个地址信号和访问信息产生用于生成第二地址的多个第二地址信号，以及每当生成多个第一地址信号时，根据访问信息使多个第一地址信号的一部分和多个第二地址信号的一部分之一无效。
本发明的另一个方面是包含存储器件和控制器件的系统。控制器件与存储器件实际相连以便为存储器件提供即时访问信息。存储器件包含存储器阵列。该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。地址控制电路与存储器阵列实际相连，并且根据访问信息改变存储器阵列的逻辑地址映射。
本发明的另一个方面是用于包含存储器件和控制器件的系统中的存储器件的控制方法，所述控制器件与存储器件实际相连以便控制存储器件。该存储器件包含存储器阵列，所述存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。该方法包含的步骤有使控制器件为存储器件提供即时访问信息；以及使控制器件根据访问信息改变存储器阵列的逻辑地址映射。
本发明的另一个方面是存储器件。该存储器件包含存储器阵列，所述存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。地址缓冲区与存储器阵列实际相连并且具有多个地址输入端子。地址缓冲区在多个地址输入端子上接收外部地址以生成第一地址或第二地址。多个地址输入端子包含对应于M位第一地址或N位第二地址的输入端子，所述第一地址和第二地址均具有大量的位。
存储器件还包含地址控制电路或地址无效电路。地址控制电路与地址缓冲区实际相连并且根据用于改变逻辑地址映射的访问信息将部分外部地址替换成第一地址或第二地址。地址无效电路与地址缓冲区实际相连，并且根据用于改变逻辑地址映射的访问信息使至少部分外部地址无效。
多个地址输入端子可以包含同时接收M位第一地址和N位第二地址的输入端子。
本发明的另一个方面是用于改变存储器件的逻辑地址映射的内部控制方法。该存储器件具有存储器阵列，所述存储器阵列包含根据第一地址和第二地址排列的多个存储器单元和多个地址输入端子，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射，而所述多个地址输入端子用于接收外部地址以生成第一地址或第二地址。多个地址输入端子包含对应于M位第一地址或N位第二地址之一的输入端子，或者用于同时接收M位第一地址和N位第二地址的输入端子，所述第一地址和第二地址均具有大量的位。该方法包含的步骤有接收外部地址，接收用于改变逻辑地址映射的访问信息。
该方法还包含根据访问信息用第一地址或第二地址替换部分外部地址的步骤，或根据访问信息使至少部分外部地址无效的步骤。
本发明的另一个方面是一种系统，该系统包含存储器件以及与存储器件实际相连以便为存储器件提供即时访问信息的控制器件。存储器件包含存储器阵列、多个地址输入端子和地址控制电路。该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。多个地址输入端子接收外部地址以生成第一地址或第二地址。地址控制电路与多个地址输入端子和存储器阵列实际相连。地址控制电路根据外部地址生成第一地址并且根据访问信息改变存储器阵列的逻辑地址映射。地址控制电路在生成第一地址之后根据逻辑地址映射中的变化生成具有预定位数的增量地址。
本发明的另一个方面是用于包含存储器件和控制器件的系统中的存储器件的控制方法。控制器件与存储器件实际相连并且为存储器件提供即时访问信息。该存储器件包含存储器阵列，所述存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。该方法包含的步骤有使控制器件根据即时访问信息改变存储器阵列的逻辑地址映射，以及在生成第一地址之后根据逻辑地址映射中的变化生成具有预定位数的增量地址。
本发明的另一个方面是包含存储器阵列的存储器件。所述存储器阵列包含根据第一地址和第二地址按矩阵形式排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。多个地址输入端子接收多个地址信号以生成第一地址或第二地址。访问信息接收电路接收用于改变逻辑地址映射的访问信息。地址控制单元与多个地址输入端子和访问信息接收电路实际相连。响应访问信息，地址控制单元根据从多个地址输入端子中的至少一个提供的地址改变信号改变第一地址深度和第二地址深度中的至少一个。
本发明的另一个方面是包含存储器阵列的存储器件。该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射。多个地址输入端子接收多个地址信号以生成第一地址或第二地址。地址改变端子接收地址改变信号以改变第一地址深度和第二地址深度中的至少一个。访问信息接收电路接收用于改变逻辑地址映射的访问信息。地址控制单元与多个地址输入端子和访问改变端子实际相连。响应访问信息，地址控制单元根据地址改变信号改变第一地址深度和第二地址深度中的至少一个。
通过下面结合附图进行的描述可以理解本发明的其它方面和优点，其中通过例子图解了本发明的原理。
参照下面结合附图对优选实施例进行的描述可以更好地理解本发明及其目的和优点，其中图1是基于本发明第一实施例的存储器件的示意模块图；
图2是涉及图1中存储器件的地址结构选择的电路的示意模块图；图3是包含图1中存储器件的存储器系统的模块图；图4是适用于Y地址优先操作的地址结构的示例图；图5是适用于X地址优先操作的地址结构的示例图；图6A和6B是随地址结构和访问顺序改变的消耗电流的示例图；图7和8是地址映射的示例图；图9是涉及图1中存储器件的地址结构选择的修改电路的示意模块图；图10是基于本发明第二实施例的存储器件的示意模块图；图11是图解图10中存储器件的操作的时序图；图12是图10中存储器件的地址生成电路的示意模块图；图13是基于本发明第三实施例的存储器件的示意模块图；图14是图解图13中存储器件的操作的时序图；图15是迄今为止描述过的存储器件的不同实现的示意模块图；图16是图15中存储器件的地址生成电路的示意模块图；图17是图解基于本发明第四实施例的异步存储器件的操作的时序图；图18是图解完整异步存储器件的操作的时序图；图19是图解模式设置周期的波形图；图20是异步存储器件的命令的示例图；图21是图解模式设置周期的波形图；图22A、22B和23是程序模式设置电路的工作波形图；图24A和24B是合成进入信号生成电路的工作波形图；图25是模式设置地址缓冲区的工作波形图；图26是模式设置地址锁存器的工作波形图；图27是模式设置解码器的工作波形图；图28是基于本发明第五实施例的存储器件的示意模块图；图29是图28中存储器件的DRAM核心的示意结构图；图30是图解用于第五实施例的存储器件的控制方法的示意模块图；图31是图解用于传统存储器件的控制方法的示意模块图；图32是图解图28中存储器件的内部操作的波形图；图33是图解传统存储器件的内部操作的波形图；图34是图解在改变页长时传统存储器件的内部操作的波形图；图35是图解图28中存储器件的访问控制的模块图；图36和37是示出图35中结构的具体例子的示意电路图；图38是图解图36和37中结构的内部操作的波形图；图39是图解传统访问控制的示意模块图；图40是图解基于图28中存储器件的页长的访问控制的示意模块图；图41是图解使能图28中存储器件的电路的控制方法的示意模块图；图42是图解用于传统使能电路的控制方法的示意模块图；图43到45是图解用于图28中存储器件的另一个控制方法的示意模块图；图46是示出图35中电路的另一个结构的模块图；图47和48是示出图46中结构的具体例子的电路图；图49是图解基于页长的访问控制的模块图；图50是图解基于本发明第六实施例的存储器件的内部操作的波形图；图51是图解用于图50中存储器件的CAS延迟的控制方法的模块图；图52是图解基于本发明第七实施例的存储器件的访问控制的模块图；图53是基于第七实施例的存储器件中的预定时间检测电路的示意电路图；图54是图解图53中存储器件的内部操作的波形图；而图55是图解基于本发明第八实施例的存储器件的内部操作的波形图。
具体实施例方式
在附图中，类似的附图标记表示类似的单元。
在下面针对各个实施例的描述中，用于选择字线WL的地址被称作″行(X)地址(第一地址)″，用于选择位线(列线)BL的地址被称作″列(Y)地址(第二地址)″。图4、5和29为了方便示出了相对于正常存储器件被旋转90度的存储器件。
现在参照图1至8描述本发明的第一实施例。
图3是模块10的示意结构图。
模块10是MCM(多芯片模块)并且包含CPU 11和存储器件12。CPU 11和存储器件12被安装在板13上。被连接到存储器件12的CPU11访问存储器件12。
CPU 11一次性或在访问开始之前需要时为存储器件12提供访问类型信息。存储器件12具有根据访问类型信息改变逻辑地址映射的能力。具体地，存储器件12响应访问类型信息、X(行)地址和Y(列)地址改变逻辑地址映射，所有这些信息和地址均来自外部器件(CPU11)。CPU 11具有控制存储器件12的逻辑地址映射的存储器控制器功能。
逻辑地址映射由X地址和Y地址的深度确定。存储器单元阵列的容量是固定的。因此，存储器件12互补改变X地址深度和Y地址深度。存储器件12具有外部地址端子，针对此外部地址端子的地址信号具有必要的位数以便分别表示X地址的最大值和Y地址的最大值。
例如在容量为128兆位(32 I/O、4存储器段结构)的存储器件中，通常(根据标准规格)每个存储器段在单个I/O上具有1MB的存储器单元。按照阵列形式布设存储器单元，该阵列形式具有通过12位X地址选择的多个(4096)字线和通过8位Y地址选择的多个(256)位线。诸如SDRAM的存储器件接收地址复用系统中的X地址和Y地址。普通存储器件具有12个地址管脚以便接收12位X地址，并且从12个地址管脚中的8个接收Y地址。
相比之下，基于第一实施例的存储器件12根据逻辑地址映射改变X地址深度和Y地址深度。
图4图解了第一存储器阵列M1，第一存储器阵列M1的逻辑地址映射(第一映射)类似于普通存储器件的逻辑地址映射。图5图解了第二存储器阵列M2，第二存储器阵列M2的逻辑地址映射(第二映射)比图4中的存储器映射具有更深的X地址和更浅的Y地址。
在第一存储器阵列M1中，逻辑地址映射中X地址的深度为2m(逻辑字线数量为2m)，Y地址的深度为2n(逻辑字线数量为2n)。在图4中，2m被表示成″2**m″。在第二存储器阵列M2中，逻辑地址映射中X地址的深度为2m+1(逻辑字线数量为2m+1)，Y地址的深度为2n-1(逻辑字线数量为2n-1)。
在第一存储器阵列M1中，选择并使能2m个字线中的逻辑字线。连接到所选择的字线的2n个存储器单元中的信息被相关的读出放大器放大并且被保持。
在第二存储器阵列M2中，选择并使能2m+1个字线中的逻辑字线。2n-1个存储器单元中的信息被相关的读出放大器放大并且被保持。
响应Y方向上的随机访问请求，根据从外部器件提供的Y地址访问任意存储器单元信息。
在第一存储器阵列M1的情况下(图4)，存储器件12根据位组(burst)长度和从外部器件提供的第一(如圆点所示)顶端Y地址Y1按顺序生成4个内部Y地址信号(Y1+0、Y1+1、Y1+2、Y1+3)。存储器件12针对通过内部Y地址信号选择的存储器单元连续地顺序访问外部器件。
接着，存储器件12根据第二顶端Y地址Y2按顺序生成4个内部Y地址信号(Y2+0、Y2+1、Y2+2、Y2+3)，并且针对通过内部Y地址信号选择的存储器单元连续地顺序访问外部器件。
此外，存储器件12根据第三顶端Y地址Y3按顺序生成4个内部Y地址信号(Y3+0、Y3+1、Y3+2、Y3+3)，并且针对通过内部Y地址信号选择的存储器单元连续地顺序访问外部器件。
在顺序访问中，对具有相同(公共)X地址的各个顶端地址Y1、Y2和Y3的访问被称作″基于随机访问的页面操作″。对通过增加各个顶端地址Y1、Y2和Y3(增量为(+0，+1，+2，+3))得到的Y地址的访问被称作″位组操作″。(虽然位组操作具有1、2、4、8等等的位组长度，但这里针对位组长度为4的情况进行描述。)在改变X地址的情况下，对存储器件12进行一次预充电(均衡)，接着选择和使能对应于改变的X地址的字线。访问那些被连接到对应于Y地址的位线的存储器单元。尽管这里在第三次操作时(3×4＝12次访问)终止页面操作，但最多可以执行2n/4次页面操作(2n次访问)。
在第二存储器阵列M2的情况下(图5)，存储器件12根据位组长度和从外部器件提供的第一(如括号所示)Y地址Y1按顺序生成4个内部Y地址信号(Y1+0、Y1+1、Y1+2、Y1+3)。存储器件12针对通过内部Y地址信号选择的存储器单元连续地顺序访问外部器件。
在改变X地址的情况下，对存储器件12进行一次预充电(均衡)，接着选择和使能对应于改变的X地址的字线。存储器件12根据第二Y地址Y2按顺序生成4个内部Y地址信号(Y2+0、Y2+1、Y2+2、Y2+3)，并且针对通过内部Y地址信号选择的存储器单元连续地顺序访问外部器件。
当进一步改变X地址时，对存储器件12进行一次预充电(均衡)，接着选择和使能对应于改变的X地址的字线。存储器件12根据第三Y地址Y3按顺序生成4个内部Y地址信号(Y3+0、Y3+1、Y3+2、Y3+3)，并且针对通过内部行地址信号选择的存储器单元连续地顺序访问外部器件。尽管这里在第一次操作时(4次访问)终止页面操作，但最多可以执行2n/4次页面操作(2n次访问)。
考虑第一存储器阵列M1和第二存储器阵列M2中I/O总线的占用率。在第一存储器阵列M1中，对单个X地址可能的顺序访问的最大数量为2n，并且可以提高I/O总线的占用率。在第二存储器阵列M2中，对单个X地址可能的顺序访问的数量是第一存储器阵列M1中顺序访问数量的一半或2n-1，使得可以将I/O总线的占用率限制成低于第一存储器阵列M1的I/O总线占用率。
现在考虑第一存储器阵列M1和第二存储器阵列M2中消耗的电流。各个存储器阵列M1或M2中消耗的电流对应于字线的使能和读出放大器的使能所产生的充/放电电流。
令P为在对第一存储器阵列M1一次预充电时使能字线和读出放大器需要消耗的电流。此时，在对第二存储器阵列M2一次预充电时使能字线和读出放大器需要消耗的电流为P/2。考虑当第一存储器阵列M1执行X地址优先操作时消耗的电流。在位组长度为4的单个页面操作(4次访问)中，如图6A所示，当在改变X地址的同时进行访问时，单次访问中使能字线和读出放大器需要的平均消耗电流为P/4(＝P÷4)。当如图6B所示以类似方式操作第二存储器阵列M2时，单次访问中使能字线和读出放大器需要的平均消耗电流为P/8(＝(P/2)÷4)。只使用部分页面的第二存储器阵列M2在消耗电流方面优于第一存储器阵列M1。图6A和6B中的(1)、(2)等等指示出单独页面操作的初始点。
如果在Y地址(页面)优先的操作中访问存储器件12，通过使用第一存储器阵列M1的逻辑地址映射可以获得高I/O总线占用率。另一方面，如果在X地址优先的操作中访问存储器件12，通过使用第二存储器阵列M2的逻辑地址映射可以获得高电流消耗效率。
图1是图解存储器件(SDRAM)12的概况的示意模块图。
SDRAM 12具有时钟缓冲区21、命令解码器22、地址缓冲区23、输入/输出(I/O)缓冲区24、控制信号锁存器25、模式寄存器26、地址生成电路27、写/读(I/O)控制电路28和DRAM核心29。
时钟缓冲区21从外部器件接收时钟使能信号CKE和外部时钟信号CLK，并且根据信号CKE和CLK产生内部时钟信号CLK1。内部时钟信号CLK1被提供给内部电路。
命令解码器22响应内部时钟信号CLK1(CLK)从外部器件接收外部命令COM。在第一实施例中，外部命令COM包含片选信号/CS、列地址选通信号/CAS、写使能信号/WE和行地址选通信号/RAS。响应内部时钟信号CLK1，命令解码器22根据信号/CAS、/WE、/CS和/RAS的状态(高电平或低电平)解码出各种命令，例如写命令、读命令和刷新命令。命令解码器22将各种解码命令当作内部命令、使能信号等等提供到地址缓冲区23、I/O缓冲区24、控制信号锁存器25、模式寄存器26和I/O控制电路28。
具有缓冲区功能和锁存器功能的地址缓冲区23根据来自命令解码器22的内部命令从外部器件接收地址信号A0-A12和存储器段地址信号BA0与BA1。地址缓冲区23放大地址信号A0-A12和存储器段地址信号BA0和BA1以产生地址数据。地址缓冲区23锁存地址数据并且向控制信号锁存器25、模式寄存器26和地址生成电路27提供地址数据。
与存储器件具有基本相同的存储器容量的标准存储器件通过12位地址信号A0-A11和2位存储器段地址信号BA0和BA1进行操作。因此与标准存储器件相比，存储器件额外接收1位地址信号A12。
根据来自命令解码器22的使能信号使能I/O缓冲区24，并且I/O缓冲区24从外部器件接收写数据DQ0-DQ31和屏蔽控制信号DQM。I/O缓冲区24响应内部时钟信号CLK1向I/O控制电路28提供写数据DQ0-DQ31。I/O缓冲区24响应内部时钟信号CLK1从I/O控制电路28接收写数据DQ0-DQ31并且向外部器件提供写数据DQ0-DQ31。I/O缓冲区24响应屏蔽控制信号DQM屏蔽写数据DQ0-DQ31。
控制信号锁存器25从命令解码器22接收内部命令并且从地址缓冲区23接收地址数据。根据内部命令和地址数据，控制信号锁存器25产生控制信号以控制各种操作(例如写入写数据、读取读数据、刷新和自刷新)，并且向DRAM核心29提供控制信号。
模式寄存器26从命令解码器22接收内部命令(模式寄存器设置命令)，并且从地址缓冲区23接收地址数据。根据内部命令和地址数据，模式寄存器26保持针对DRAM核心29的操作模式。模式寄存器26根据有关保持的模式的信息产生控制信号。
模式寄存器26中的模式信息包含访问类型信息。访问类型信息指示DRAM核心29的逻辑地址映射。模式寄存器26根据访问类型信息产生地址结构选择信号并且向地址生成电路27提供地址结构选择信号。
地址生成电路27从地址缓冲区23接收基于地址信号A0-A12的地址数据。地址生成电路27根据模式寄存器26的模式、地址结构选择信号和DRAM核心29的即时逻辑地址映射产生行地址数据和列地址数据，并且向DRAM核心29提供那些地址数据。地址生成电路自动产生列地址，所述列地址是根据模式寄存器26中设置的位组长度增加的输入地址。
I/O控制电路28根据来自命令解码器22的内部命令控制数据的输入或输出。I/O控制电路28从I/O缓冲区24向DRAM核心29发送写数据(32位)，并且从DRAM核心29向I/O缓冲区24发送读数据(32位)。
DRAM核心29包含多个(在本实施例中为4个)存储器段，每个存储器段均从控制信号锁存器25接收控制信号，并且从地址生成电路27接收行地址数据和列地址数据。地址缓冲区23接收其数量对应于DRAM核心29的存储器段数量的存储器段地址信号BA0和BA1。为每个存储器段提供控制信号锁存器25和地址生成电路27。
DRAM核心29针对并入的存储器单元阵列执行各种处理，例如写入写数据、读取读数据、刷新和自刷新。DRAM核心29根据控制信号和地址数据将输入到I/O缓冲区24的写数据DQ0-DQ31写入预定地址上的存储器单元中。
图2是图解根据访问类型信息改变逻辑地址映射的功能的原理图。
存储器件12包含地址结构选择电路30、切换开关31、行电路32、列电路33、第一和第二解码器34和35、和存储器单元阵列(存储器阵列)36。地址结构选择电路30包含图1中的命令解码器22和模式寄存器26。切换开关31、行电路32和列电路33被包含在图1的地址生成电路27中，而第一和第二解码器34和35以及存储器单元阵列36被包含在DRAM核心29中。注意，可以根据需要修改结构。存储器件12可以单独包含地址结构选择电路30。
地址结构选择电路30接收多个控制信号和多个地址信号。地址结构选择电路30根据多个控制信号分析该时刻从外部提供的命令。在命令是改变逻辑地址映射的命令的情况下，地址结构选择电路30根据地址信号产生用于改变逻辑地址映射的地址结构选择信号(此后简称为″选择信号″)ASS，并且向切换开关31和第一和第二解码器34和35提供选择信号ASS。
切换开关31接收切换地址信号和选择信号ASS。根据选择信号ASS，切换开关31向行电路32或列电路33提供切换地址信号。切换地址信号是一种外部地址信号，该信号被加到向标准存储器件提供的外部地址信号中，所述标准存储器件的存储器容量与存储器件12相同。对于图1的存储器件12，外部地址信号A12相当于切换地址信号。存储器件12根据访问类型信息向行电路32或列电路33提供外部地址信号A12。
行电路32根据所提供的地址信号产生X地址信号，并且向第一(X)解码器34提供X地址信号。列电路33根据所提供的地址信号产生Y地址信号，并且向第二(Y)解码器35提供Y地址信号。
X解码器34解码所提供的X地址信号并且产生字线选择信号以选择对应于X地址信号的字线。X解码器34向存储器单元阵列36提供字线选择信号。可选字线的数量取决于所选择的逻辑地址映射，并且在图5所示的第一实施例中根据地址信号A0-A12(图1)最大为2m+1(m＝12)。X解码器34产生选择信号以选择2m+1个字线中的一个。
X解码器34包含箝位电路34a。提供箝位电路34a以便使逻辑地址映射不需要的地址信号无效。
在选择图4示出的第一逻辑地址映射(第一存储器阵列M1)的情况下，根据地址信号A0-Am产生用于选择2m个字线中的一个的字线选择信号。在选择图5示出的第二逻辑地址映射(第二存储器阵列M2)的情况下，根据地址信号A0-Am+1产生用于选择2m+1个字线中的一个的字线选择信号。
当选择第一存储器阵列M1时，箝位电路34a箝位输入地址信号Am+1以便确立接收地址信号Am+1的电路部分的操作(实际根据逻辑地址映射同时选择多个子字线)。
箝位电路34a使预定地址信号无效以便改变X解码器34的压缩率。
通过改变每次驱动的子字线的数量来改变要选择的字线的数量。存储器单元阵列36包含被X解码器34产生的字线选择信号驱动的主字线，和通过多个门连接到字线并且通过驱动主字线而附带驱动的子字线。例如为每个列块提供子字线。当驱动主字线时，响应驱动的门驱动相关的子字线。因此，通过利用驱动相关子字线的门执行驱动主字线和访问类型信息的逻辑操作，驱动数量对应于访问类型信息的子字线。这允许根据访问类型信息从根本上改变逻辑地址映射。
Y解码器35解码所提供的Y地址信号，产生用于选择对应于Y地址信号的位线的位线选择信号，并且向存储器单元阵列36提供位线选择信号。可选位线的数量取决于所选择的逻辑地址映射，并且在第一实施例中根据地址信号A0-A8(图1)最大为2n(n＝8)。Y解码器35产生选择信号以选择2n个位线中的一个。Y解码器35包含箝位电路35a。提供箝位电路35a以便使逻辑地址映射不需要的地址信号无效。
在选择图4示出的逻辑地址映射(第一存储器阵列M1)的情况下，根据地址信号A0-An-1产生用于选择2n个位线中的一个(2n个读出放大器中的一个)的选择信号。在选择图5示出的逻辑地址映射(第二存储器阵列M2)的情况下，根据地址信号A0-An-2产生用于选择2n-1个位线中的一个(实际为2n个位线中的两个)的位线选择信号。
当选择第二存储器阵列M2时，箝位电路34a箝位输入地址信号An-1以便稳定接收地址信号An-1的电路部分的操作(实际根据逻辑地址映射同时选择多个位线)。
例如，与4个位线相连的Y解码器35根据2位地址信号A0和A1选择4个位线中的一个。所选择的线路的数量与连接到Y解码器35的线路的数量的比值被称作压缩率。在这种情况下Y解码器35的压缩率为1/4。
箝位电路35a将一个地址信号(例如A1)固定在预定电平上(当解码器使用与非逻辑时为高电平，当解码器使用或非逻辑时为低电平)以便使该地址信号无效。在这种情况下，通过1位地址信号A0选择相连的4个位线中的两个。在这种情况下Y解码器35的压缩率为1/2。
图7是图解存储器单元阵列36的结构和对应于第一存储器阵列M1(参见图4)的选择的示例图。
存储器单元阵列36具有排列成2m个字线和2n个位线的阵列的多个单元37，和连接到相应位线的读出放大器38。根据X地址信号XA<0:m>(地址信号A0-A11)的逻辑，X解码器34(图2)使能多个字线中的一个。对应于2n个连接到所选择的字线的单元37的2n个读出放大器38被使能。此时，将单元信息从2n个单元37读取到相关的读出放大器38中。
根据Y地址信号YA<0:n>(地址信号A0-A7)的逻辑，Y解码器35(图2)将多个读出放大器38中的一个连接到未示出的数据总线线路。通过连接到数据总线线路的读出放大器38在选择的单元37上执行读或写操作。
图8是图解存储器单元阵列36的结构和对应于第二存储器阵列M2(参见图5)的选择的示例图。
存储器单元阵列36被分成两个列块，通过地址信号XAm+1选择其中的各个列块。每个块具有2m个子字线和2n-1个读出放大器38。存储器单元阵列36具有通过基本相同的X地址选择并且相当于图7中的单个字线的两个子字线。
根据X地址信号XA<0:m+1>(地址信号A0-A12)的逻辑，X解码器34(图2)使能多个子字线中的一个。对应于2n-1个连接到所选择的子字线的单元37的2n-1个读出放大器38被使能。此时，将单元信息从2n-1个单元37读取到相关的读出放大器38中。根据Y地址信号YA<0:n-1>(地址信号A0-A6)的逻辑，Y解码器35将多个读出放大器38中的一个连接到来示出的数据总线线路。通过连接到数据总线线路的读出放大器38在选择的单元37上执行读或写操作。
因此在图7示出的存储器单元阵列36中，在相应的读出放大器38中锁存来自2n个单元37的单元信息，所述单元37连接到根据单个X地址使能的字线。因此，通过指定Y地址简单地执行针对通过单个X地址选择的那些单元37的访问，使得访问时间较短并且消耗电流较小。
在对应于图8示出的逻辑地址映射的存储器单元阵列36中，在相应的读出放大器38中锁存来自2n-1个单元37的单元信息，所述单元37连接到单个使能的子字线。被使能的子字线的长度是图7中字线的长度的一半。被使能的读出放大器38的数量是图7示出的情况下的数量的一半。尽管通过单个X地址可以访问的单元37的数量是图7示出的存储器单元阵列36中可以访问的单元37的数量的一半，但消耗电流的量值也变成一半。
在图8中，通过扩展X地址信号XAm+1选择构成存储器单元阵列36的两个列块中的一个。切换开关31可以进行切换以便从行电路32向列电路33提供X地址信号XAm+1。来自外部器件的X地址信号XAm+1被用来选择位线。也就是说，在存储器件12中，根据X地址信号XAm+1选择列块，并且根据Y地址信号YA<0:n-1>在选择的列块中选择位线和读出放大器38。在选择的列块中，根据X地址信号XA<0:m>选择子字线。
根据第一实施例的存储器件12具有以下优点。
(1)存储器件12可以改变逻辑地址映射。CPU 1根据访问类型控制存储器件12的逻辑地址映射。因此能够根据访问类型执行有效率的存储器访问。
(2)在存储器件12中，根据逻辑地址映射改变使用部分X地址信号使能的读出放大器38的数量。因此可以降低消耗电流。
(3)根据逻辑地址映射，将从外部器件提供的部分地址信号从用于选择X地址的信号改变成用于选择Y地址的信号，反之亦然。因此能够方便地改变逻辑地址映射。
(4)通过模式寄存器设置命令改变地址结构的设置。因此不需要特殊端子并且抑制了存储器件12形状的增大。
第一实施例可以被修改成以下形式。
如图9所示，切换开关31和第一和第二解码器34和35可以接收从外部器件提供的访问类型信息，并且可以直接根据接收的信息改变逻辑地址映射。
现在参照图10至12描述本发明的第二实施例。
图10是基于第二实施例的存储器件40的示意模块图。
存储器件40包含命令生成电路41、模式寄存器42和地址生成电路43。命令生成电路41包含图1示出的时钟缓冲区21和命令解码器22。可以根据需要修改存储器件40的电路，只要其具有改变逻辑地址映射的能力。
被连接到时钟端子和命令端子的命令生成电路41接收图1中示出的时钟信号CLK和外部命令COM(信号/CAS、/WE、/CS和/RAS；参见图1)。响应时钟信号CLK，命令生成电路41根据信号/CAS、/WE、/CS和/RAS解码各种命令。命令生成电路41在解码命令是启动命令时产生ACT信号，在解码命令是读/写命令时产生READ/WRITE信号(此后被称作″RD/WR信号″)，并且在解码命令是模式寄存器设置命令时产生MRS信号。
连接到地址端子的模式寄存器42接收地址信号A0-A12。根据MRS信号和地址信号A0-A12，模式寄存器42保持有关DRAM核心29上的操作的模式信息。模式信息包含访问类型信息。模式寄存器42保持从外部器件(图3中的CPU 11)提供的访问类型信息。模式寄存器42产生对应于保持的访问类型信息的选择信号ASS。
地址生成电路43包含X地址生成电路44和Y地址生成电路45。X地址生成电路44接收ACT信号、选择信号ASS和地址信号A0-A12。X地址生成电路44响应ACT信号接受地址信号A0-A12以作为X(行)地址，并且向DRAM核心29提供X地址。此时，X地址生成电路44根据选择信号ASS致使部分地址信号A0-A12有效或无效。
在第一逻辑地址映射(第一存储器阵列M1)的情况下，通过地址信号A0-A11选择和使能字线。在第二逻辑地址映射(第二存储器阵列M2)的情况下，通过地址信号A0-A12选择和使能字线(子字线)。
在逻辑地址映射被设置成第一逻辑地址映射的情况下，X地址生成电路44使地址信号A12无效并且根据地址信号A0-A11产生X地址。在逻辑地址映射被设置成第二逻辑地址映射的情况下，X地址生成电路44使地址信号A12有效并且根据地址信号A0-A12产生X地址。
Y地址生成电路45接收ACT信号、选择信号ASS和地址信号A0-A7。Y地址生成电路45响应ACT信号接收地址信号A0-A7，并且根据地址信号A0-A7产生Y(列)地址。Y地址被提供给DRAM核心29。此时，Y地址生成电路45根据选择信号ASS致使部分地址信号A0-A7有效或无效。
在第一逻辑地址映射的情况下，根据地址信号A0-A7选择和使能位线。在第二逻辑地址映射的情况下，根据地址信号A0-A6选择和使能位线。
在逻辑地址映射被设置成第一逻辑地址映射的情况下，Y地址生成电路45使地址信号A7有效并且根据地址信号A0-A7产生Y地址。在逻辑地址映射被设置成第二逻辑地址映射的情况下，Y地址生成电路45使地址信号A7无效并且根据地址信号A0-A6产生Y地址。
图11是存储器件40的工作波形图。
响应时钟信号CLK的上升，存储器件40针对外部器件接收和输出信号。在外部命令COM是模式寄存器设置命令(MRS)的情况下，存储器件40接收存储器段地址信号BA0和BA1，和A0-A12或其一部分以作为寄存器设置信息V，并且根据寄存器设置信息V设置各种模式。
在图11中的时间t1，存储器件40根据寄存器设置信息V将逻辑地址映射设置成第一逻辑地址映射M1。响应下一个启动命令(ACT)，存储器件40使接收的地址信号A0-A12的一部分(地址信号A12)无效，并且根据地址信号A0-A11使能从4096个字线中选择的单个字线。将连接到使能字线的多个存储器单元中的各个存储器单元的各个单元信息读取到相关读出放大器中。
接着，响应读命令(RD)，存储器件40接收地址信号A0-A7并且根据地址信号A0-A7将从256个读出放大器中选择出的读出放大器(例如在图7示出的Y地址(#00)上的读出放大器38)连接到数据总线线路。此时，对应于从读命令(RD)接收的地址信号A0-A7(Y地址)的存储器单元的单元信息被输出到外部器件。
此后，存储器件40针对各个系统时钟CLK连续或间歇地接收读命令RD和地址信号A0-A7，接着执行页面操作(例如#80->#7F->#FF)。此时，来自最多256个存储器单元的读数据被接连读出到I/O数据总线上。因此，读数据对I/O数据总线的占用率较高。
在时间t2，存储器件40根据响应模式寄存器设置命令(MRS)而接收的寄存器设置信息V将逻辑地址映射设置成第二逻辑地址映射M2。响应下一个启动命令(ACT)，存储器件40根据地址信号A0-A12(A12(图8中的XAm+1)＝″L″)选择和使能8192个子字线中的一个。将连接到使能子字线的存储器单元的单元信息读取到相关读出放大器中。
接着，存储器件40响应读命令(RD)接收地址信号A0-A7并且使部分地址信号A0-A7(地址信号A7)无效。存储器件40根据地址信号A0-A6将从128个读出放大器中选择出的读出放大器(例如在图8示出的最低Y地址(#00)上的读出放大器38)连接到数据总线线路。结果，对应于从读命令接收的地址信号A0-A6(Y地址)的存储器单元的单元信息被输出到外部器件。
此后，存储器件40接收读命令RD和地址信号A0-A7，接着执行页面操作(例如#7F->#40->#4F)。接着，存储器件40通过预充电命令禁止字线(子字线)和读出放大器，并且返回后备模式。接着，存储器件40在经过具体时钟周期(图11中的4个时钟)之后响应启动命令(ACT)接收地址信号A0-A12(A12＝″H″)，并且根据地址信号A0-A12选择和使能8192个子字线中的一个。将连接到使能子字线的存储器单元的单元信息读取到相关读出放大器中。
接着，存储器件40响应读命令(RD)接收地址信号A0-A7并且使部分地址信号A0-A7(地址信号A7)无效。存储器件40根据地址信号A0-A6选择128个读出放大器中的一个(例如在图8示出的中间Y地址(#00)上的读出放大器38)，并且将选择的读出放大器38连接到数据总线线路。此时，对应于从读命令(RD)接收的地址信号A0-A6(Y地址)的存储器单元的单元信息被输出到外部器件。
此时，被使能的子字线的长度短于第一存储器阵列M1的字线的长度，被使能的读出放大器的数量小于第一存储器阵列M1中的相应读出放大器的数量。尽管第二存储器阵列M2具有的页长被限制到一半，然而与第一存储器阵列M1的情况相比，相同数量的访问所需的启动和预充电操作中的消耗电流被降低了一半。
图12是示出地址生成电路43的一个例子的示意模块图。
地址生成电路43包含X地址生成电路44、Y地址生成电路45和反相电路46。
X地址生成电路44包含对应于地址信号A0-A11的12个第一缓冲区锁存电路44a和对应于地址信号A12的第二缓冲区锁存电路44b。第二缓冲区锁存电路44b包含使地址信号A12无效的第一箝位电路(未示出)。第一箝位电路可以被配置在X(行)解码器47中，也可以作为单独电路被连接到第二缓冲区锁存电路44b。
Y地址生成电路45包含对应于地址信号A0-A6的7个第一缓冲区锁存电路45a和对应于地址信号A7的第二缓冲区锁存电路45b。第二缓冲区锁存电路45b包含使地址信号A7无效的第二箝位电路(未示出)。第二箝位电路可以被配置在Y(列)解码器48中，也可以作为单独电路被连接到第二缓冲区锁存电路45b。
反相电路46逻辑反相所接收的选择信号ASS以产生反相选择信号，并且向X地址生成电路44的第二缓冲区锁存电路44b发送反相选择信号。Y地址生成电路45的第二缓冲区锁存电路45b接收选择信号ASS。第二缓冲区锁存电路44b和45b互补操作。
在X地址生成电路44中，第一缓冲区锁存电路44a分别锁存地址信号A0-A11并且向X解码器47提供锁存信号。第二缓冲区锁存电路44b响应反相选择信号锁存地址信号A12并且发送锁存信号或箝位地址信号A12。
在Y地址生成电路45中，第一缓冲区锁存电路45a分别锁存地址信号A0-A6并且向Y解码器48提供锁存信号。第二缓冲区锁存电路45b响应选择信号ASS锁存地址信号A7并且发送锁存信号或箝位地址信号A7。
根据第二实施例的存储器件40具有以下优点。
在存储器件40中，通过使部分X地址信号或Y地址信号无效来改变逻辑地址映射。因此不需要执行根据地址映射的情况改变被提供给存储器件40的外部地址输入信号的操作。
第二实施例可以被修改成以下形式。
X地址生成电路44可以具有箝位电路，该箝位电路箝位输出信号，使得对应于被无效的地址信号A12的后续级段上的电路(例如X解码器47)不会误操作。Y地址生成电路45可以具有箝位电路，该箝位电路箝位输出信号，使得对应于被无效的地址信号A7的后续级段上的电路(例如Y解码器48)不会误操作。
下面参照图13和14讨论基于本发明第三实施例的存储器件50。图13是存储器件50的示意模块图，而图14是存储器件50的工作波形图。
存储器件50包含命令生成电路41、地址结构寄存器51和地址生成电路43。
连接到地址结构设置端子的地址结构寄存器51接收地址结构设置信号AST。地址结构寄存器51从命令生成电路41接收ACT信号。
响应ACT信号，地址结构寄存器51确定地址结构设置信号AST是否已经被改变。地址结构设置信号AST具有对应于逻辑地址映射的逻辑电平并且来自外部器件(例如图3中的CPU 11)。地址结构寄存器51每当根据ACT信号接受启动命令时确定逻辑地址映射是否已经改变，并且根据判定结果存储地址结构设置。地址结构寄存器51产生对应于地址结构的设置的选择信号ASS。
存储器件50可以在不使用模式寄存器设置命令(MRS)的情况下改变逻辑地址映射。因此在第三实施例中，用于接受启动命令的周期(时钟周期数量)短于第一和第二实施例中周期，从而整体提高了存取速度。
第三实施例可以被修改成以下形式。
可以根据系统时钟CLK确定地址结构的设置。地址结构寄存器51被连接到时钟端子以接收系统时钟CLK。响应系统时钟CLK的上升(或下降、或上升和下降)，地址结构寄存器51根据地址结构设置信号AST确定逻辑地址映射是否已经改变。根据判定结果，地址结构寄存器51存储地址结构设置并且产生对应于设置的选择信号ASS。在这种情况下，可以象在使用模式寄存器设置命令(MRS)的例子中那样更加方便地改变逻辑地址映射。此外，根据其定时先于命令生成电路41接受各种命令的定时的时钟信号CLK产生选择信号ASS。因此，地址生成电路43的接收地址信号的操作未被延迟，使得能够防止出现访问延迟。
在第二和第三实施例中，可以共享X地址生成电路和Y地址生成电路。如图15所示，存储器件60包含X和Y公共地址生成电路61、切换开关62、锁存电路63和64、行电路65和列电路66。与地址信号A0-A12相关联，提供切换开关62，并且切换开关62响应地址结构选择信号ASS2将公共地址生成电路61连接到行电路65或列电路66。
行电路65包含X解码器，而列电路66包含Y解码器。锁存电路63连接在行电路65和切换开关62之间。锁存电路64连接在列电路66和切换开关62之间。
地址结构选择信号ASS2控制切换开关62的切换。根据切换开关62的开关控制，公共地址生成电路61的输出信号(地址信号)被提供给行电路65或列电路66。地址结构选择信号ASS2的控制逻辑与地址结构选择信号ASS的控制逻辑相同。
图16是示出公共地址生成电路61的一个例子的模块图。
公共地址生成电路61包含对应于地址信号A0-A6的7个第一缓冲区锁存电路61a、对应于地址信号A7的第二缓冲区锁存电路61b、对应于地址信号A8-A11的4个第三缓冲区锁存电路61c、和对应于地址信号A12的第四缓冲区锁存电路61d。
切换开关62包含第一至第三开关62a-62c。第一开关62a向行电路65或列电路66提供第一缓冲区锁存电路61a的输出信号。第二开关62b向行电路65或列电路66提供第二缓冲区锁存电路61a的输出信号，或者使针对列电路66的输出信号无效。第三开关62c使针对列电路66的第四缓冲区锁存电路61d的输出信号无效或有效。
公共地址生成电路61有助于降低地址生成电路占据的面积，并且利于实现存储器件的小型化。
现在参照图17至27描述本发明的第四实施例。
第四实施例是适于异步存储器件的例子，所述异步存储器件通过使预定地址信号无效或有效来改变逻辑地址映射。由于异步存储器件的示意结构是众所周知的，这里省略其图解和解释。
异步存储器件(此后被称作″异步存储器″)根据芯片使能信号(/CE)或行地址选通信号(/RAS)的下降将地址信号ADD确立成X(行)地址信号，并且根据X地址信号确定X地址。接着异步存储器根据读或写控制信号将地址信号ADD确立成Y(列)地址信号并且根据Y地址信号确定Y地址。访问通过X和Y地址指定的单元。异步存储器的工作波形如图17所示。
逻辑地址映射的改变涉及使用在芯片使能信号/CE(或行地址选通信号/RAS)下降时存储器件中没有使用的端子。例如使用I/O端子、扩展地址端子ADD2和地址结构设置端子。
在完整的异步存储器，例如SRAM(静态RAM)或闪速存储器中，可以改变逻辑地址映射。图18示出了完整异步存储器件的工作波形。
在异步存储器中，根据下面的非法进入系统(正常访问中没有使用的外部器件执行的控制方法)可以控制地址映射。
在非法进入系统中，就象在同步存储器件中使用模式寄存器设置命令(MRS)的情况那样，产生存储器件内部的地址结构选择信号ASS的时间早于根据芯片使能信号/CE产生字线使能信号的时间。因此在没有延迟X地址生成电路或切换其输出的切换开关(参见图15)的操作的情况下，防止了访问延迟的出现。
下面详细描述非法进入系统。
图19是图解地址结构的模式设置周期的波形图。
异步存储器包含用于地址结构的模式设置的特殊端子。由于异步存储器从特殊端子接收为确定地址结构类型所必需的信息，可以防止出现外部访问延迟和误操作以保证正常操作的可靠进行。
当芯片使能信号/CE1处于高电平时，异步存储器不进行正常操作，并且响应从特殊端子接收的程序模式信号/PE(＝地址结构设置信号)接收包含地址编码Code的地址信号ADD。具体地，异步存储器响应程序模式信号/PE的下降使能地址编码的输入，并且响应程序模式信号/PE的上升锁存地址编码信息。
当芯片使能信号/CE1下降到低电平时，异步存储器接收对应于外部访问的地址信号ADD。
在图19中，t1-t5是针对外部规格的定时条件。在图19中，当程序模式信号/PE下降时，外部特殊端子的输入电路被使能，并且开始解码地址信号。当程序模式信号/PE上升时，确立解码结果并且禁止外部特殊端子的输入电路。这种操作利于降低功耗。
在地址结构的模式设置周期内可以反相程序模式信号/PE的逻辑电平。可以从数据端子(被称作DQ或I/O管脚)提供地址编码。在基于编码系统的程序周期被重复若干次之后，模式可以确立下来。
图20是命令的示例图。在使用命令时，异步存储器识别命令并且根据基准时钟(系统时钟CLK或芯片使能信号/CE1)执行外部访问操作。
因此在没有根据图17或图18中示出的芯片使能信号/CE响应命令而进行操作的异步存储器中，地址应当被简单地处理成用于确定地址结构类型的信息，并且应当被用作设置模式的次数。
在正常操作中使用命令(1)-(6)和(8)-(10)，而命令(7)和(11)在正常操作中没有意义。尽管命令(7)用于写(WR)操作，但由于信号/LB和/UB具有高电平，所以没有输入数据(数据被屏蔽)。尽管命令(11)用于读(RD)操作，但由于信号/LB和/IB具有高电平，所以没有输出数据。
接收在正常操作中未被用作确定地址结构类型的信息的命令(非法命令)可以保证在不提供特殊端子的情况下设置信息。
图21是图解地址结构的模式设置周期的波形图。图21示出了一个例子，其中在连续多次接收图20中的命令(11)时，将进行地址结构的模式设置所必需的信息提供成地址编码。
响应命令(11)，异步存储器N次接收地址信号ADD以作为地址编码Code。在获取的所有N个地址编码Code彼此一致时，异步存储器确定地址编码Code有效并且执行地址结构的模式设置。
在命令(11)有(N-1)次匹配的情况下，可以根据通过第N个命令(11)获取的地址编码Code执行地址结构的模式设置。可以在不同的任意周期(例如第一周期)中获取地址编码Code。可以进行各种其它修改。仅需根据地址结构类型的数量确定用于设置模式的地址编码的位数。
在图21所示的N个模式设置周期的情况下，在器件内部使用计数器电路。如果针对进入N个模式设置周期改变计数器电路的高位，则提供了用于确立模式的电路结构。
图22A和22B是进入控制电路的工作波形图，所述进入控制电路充当程序地址结构的模式设置电路。
如图22A所示，第一进入电路在第三周期产生具有高电平的第一地址使能信号proaddz，在第四周期产生第一进入信号proentz。第一进入电路同时复位第一地址使能信号proaddz和第一进入信号proentz。此时，将先前确立的地址结构信息改变成最近的地址结构信息。在第四周期根据第一进入信号proentz提供最近的地址结构信息。
如图22B所示，在计数期间，第一进入电路在接收另一个命令(使能器件的启动命令或读/写命令)时复位计数。结果，第一地址使能信号proaddz和第一进入信号proentz均保持在低电平上。
如果在确定地址结构类型的模式设置中没有连续接收到指定次数的相同命令，则中止模式设置(存储器件保持先前确立的地址结构信息)。
图23是针对程序地址结构的进入控制电路(第二进入电路)或模式设置电路的工作波形图，该工作波形图对应于图19的波形图。
第二进入电路响应低电平的程序模式信号/PE产生高电平的地址使能信号peaddz。此后，第二进入电路响应高电平的程序模式信号/PE产生高电平进入信号peentz，并且根据进入信号peentz接收地址编码信息。根据接收的地址编码信息将先前确立的地址结构信息改变成最近的地址结构信息。
图24A和24B是合成进入信号生成电路的工作波形图。如图24A所示，合成进入信号生成电路响应第一进入信号proentz产生合成信号entz。如图24B所示，合成进入信号生成电路响应进入信号peentz产生合成信号entz。
图25是地址结构的模式设置地址缓冲区的工作波形图。地址缓冲区响应高电平地址使能信号peaddz使能输入电路并且产生地址信号az<0:3>。地址缓冲区响应第一地址使能信号proaddz进行类似的操作。
图26是地址结构的模式设置地址锁存器的工作波形图。地址锁存器响应高电平地址使能信号peaddz产生地址信号az<0:3>并且响应合成信号entz锁存地址信号az<0:3>。地址锁存器根据地址信号az<0:3>产生编码Code并且根据编码Code产生地址结构的模式设置地址信号paz<0:3>。地址锁存器响应第一地址使能信号proaddz进行类似的操作。
图27是模式设置解码器的工作波形图。地址结构的模式设置解码器解码模式设置地址信号paz<0:3>以产生针对若干地址映射类型的地址结构选择信号。模式设置解码器选择地址结构选择信号中的一个并且将选择的地址结构选择信号设置为高电平。
根据第四实施例的异步存储器件具有以下优点。
(1)改变逻辑地址映射可以保证有效地访问并且降低电流消耗，即使在基于第一到第三实施例的异步存储器件中也是如此。
(2)非法进入系统的使用使得不需要改变传统异步存储器件的结构。这可以保证容易地适应传统异步存储器件。
现在讨论本发明的第五实施例。
图28是基于第五实施例的存储器件(SDRAM)110的示意模块图。其中省略了对存储器件110中与第一实施例的存储器件12共有的部分的说明。
存储器件110具有根据从CPU(未示出)接收的访问类型信息改变逻辑地址映射的能力。
存储器件110的外形与具有基本相同的存储器容量的标准化存储器件相同。也就是说，存储器件110不具有用于改变逻辑地址映射的特殊外部信号输入端子。
例如在容量为64兆位(32 I/O，4存储器段结构)的存储器件中，通常(基于标准规格)每个存储器段在单个I/O上具有0.5MB的存储器单元。通过2位存储器段地址选择各个存储器段。各个存储器段的存储器单元被布设成阵列，该阵列具有通过11位X(行)地址选择的多个(2048)字线和通过8位Y(列)地址选择的多个(256)位线。
诸如SDRAM的存储器件被构造成接收地址复用系统中的X地址和Y地址。因此，普通64兆位存储器件具有13个地址管脚以便按照时分方式接收13位X地址(其中2位是存储器段地址)和Y地址。
下面讨论存储器件110的功能结构。
SDRAM 110具有时钟缓冲区111、命令解码器112、地址缓冲区113、输入/输出(I/O)缓冲区114、控制信号锁存器115、模式寄存器116、地址生成电路117、写/读(I/O)控制电路118和DRAM核心119。
时钟缓冲区111、命令解码器112、地址缓冲区113、I/O缓冲区114、控制信号锁存器115、模式寄存器116、地址生成电路117、I/O控制电路118和DRAM核心119分别相当于图1的时钟缓冲区21、命令解码器22、地址缓冲区23、I/O缓冲区24、控制信号锁存器25、模式寄存器26、地址生成电路27、I/O控制电路28、和DRAM核心29。
图29是DRAM核心119的示意结构图。为了简单，下面描述构成DRAM核心119的单个存储器段。
各个存储器段包含存储器单元阵列(存储器阵列)121，该存储器单元阵列包含由存储器单元(未示出)构成的阵列。各个存储器单元被连接到字线WL和位线(未示出)，所述位线被连接到相关的读出放大器S/A。列选线CL被连接到读出放大器S/A。存储器单元阵列121包含通过X(行)地址选择的多个字线WL、通过Y(列)地址选择的多个列选线CL和读出放大器S/A(S/A列)。
存储器单元阵列121具有在X方向上定义的多个行块和在Y方向上定义的多个列块。行块是单独读出放大器S/A(S/A列)在存储器单元阵列121的X方向上定义的区域。列块是在连接到字线WL的子字线SWL的单元内沿着存储器单元阵列121的Y方向定义的区域。列块可以包含在多个子字线SWL的单元内定义的区域。
存储器单元阵列121具有根据模式寄存器116中保持的访问类型信息改变逻辑地址映射的功能。在第五实施例中，通过从模式寄存器116提供的地址结构选择信号(此后被称作″页长指定信号″)ASS改变逻辑地址映射。存储器单元阵列121通过根据页长指定信号ASS改变X地址深度和Y地址深度来改变逻辑地址映射。
当通过页长指定信号ASS改变页长(Y地址深度)时，改变根据页长变化使能的读出放大器S/A的数量。结果，改变了可以连续访问的数据段的数量。
DRAM核心119在对应于从外部地址端子提供、被表示成地址信号A0-A10的预定X地址和Y地址以及存储器段地址信号BA0和BA1的存储器单元上执行各种操作，例如数据写入和数据读取。
外部地址端子的数量被设置成在获取X地址时所需的端子的数量，或者在获取Y地址时所需的端子的数量，以较大的数量为准。具体地，在X地址被设置成M位并且Y地址被设置成N位的存储器件110中，当M＞N时，外部地址端子的数量被设置成M。第五实施例的存储器件110具有13个外部地址端子以便接收最多有13位的X地址(包含行地址和存储器段地址)。
图30是图解存储器件110的控制方法的模块图。
下面的描述假定M是外部地址输入端子的数量，在通过页长指定信号ASS将页长设置成最大值(此后被称作″全页面″)时的X地址为M位(XA<0:m>，(m＝M-1))，而Y地址具有N位(YA<0:n>，(n＝N-1))，其中M＞N。尽管图30为了描述方便示出了在功能上被分成第一到第三地址缓冲区113a-113c的地址缓冲区113，然而可以将地址缓冲区113构造成非分割形式。
假定根据来自模式寄存器116的页长指定信号ASS设置短于全页面的页长，并且通过页长指定信号ASS增加的X地址信号有i个位。此时，Y地址信号被减少i个位。这是由于存储器单元阵列121的基本容量，即(2M+N)x I/O数量的乘积没有改变。
从(M-N+i)个外部地址端子中在获取Y地址时变得不必要的i个外部地址端子提供增加的i位X地址信号。
具体地，第一地址缓冲区113a根据来自命令解码器112的内部命令(图例中的行地址获取信号)接收地址信号A0-Am。第一地址缓冲区113a放大接收的地址信号A0-Am以产生X地址数据。第一地址缓冲区113a锁存X地址数据并且向地址生成电路117提供数据。
第二地址缓冲区113b根据来自命令解码器112的内部命令(图30中的列地址获取信号)接收地址信号A0-A(n-i)。第二地址缓冲区113b放大接收的地址信号A0-A(n-i)以产生Y地址数据。第二地址缓冲区113b锁存Y地址数据并且向地址生成电路117提供数据。
第三地址缓冲区113c根据来自命令解码器112的内部命令(图30中的列地址获取信号)接收地址信号A(n-i+1)-An。第三地址缓冲区113c放大接收的地址信号A(n-i+1)-An以产生X地址数据或Y地址数据。第三地址缓冲区113c锁存X地址数据或Y地址数据并且向地址生成电路117提供锁存的数据。
地址生成电路117包含第一到第三解码器(图30中的选择电路)117a-117c、箝位电路117d和开关电路117e。
第一解码器117a根据从第一地址缓冲区113a提供的X地址数据选择存储器段、行块和字线WL，并且向DRAM核心119提供对应于选择的存储器段、行块和字线WL的X地址。
第二解码器117b根据从第二地址缓冲区113b提供的Y地址数据选择列选线CL，并且向DRAM核心119提供对应于选择的列选线CL的Y地址。
箝位电路117d使所接收的任意地址数据无效以改变解码压缩率。尽管为了描述的方便在第五实施例中从功能上将地址生成电路117分成第一到第三解码器117a-117c，然而可以将地址生成电路117构造成非分割的形式。
在通过页长指定信号ASS指定短于全页面的页长的情况下，通过页长指定信号ASS将开关电路117e切换到预定接触位置，从而将第三地址缓冲区113c连接到第三解码器117c。第三解码器117c根据从第三地址缓冲区113c提供的X地址数据选择行块(具体为字线WL)，并且向DRAM核心119提供对应的X地址。
从(M-N+i)个外部地址端子中在获取Y地址时变得不必要的i个外部地址端子提供通过页长指定信号ASS增加的i位X地址信号。在获取Y地址时，第二解码器117b通过开关电路117e被连接到箝位电路117d。箝位电路117d使不必要的Y地址信号无效。具体地，将第二解码器117b的不必要输入端子的电压固定到预定电平上。
在通过页长指定信号ASS指定全页面的情况下，第三地址缓冲区11c被连接到第二解码器117b。第二解码器117b根据从第三地址缓冲区113c提供的Y地址数据选择列选线CL，并且向DRAM核心119提供对应于选择的列选线CL的Y地址。此时，箝位电路117d被连接到第三解码器117c，并且使在获取Y地址时变得不必要的X地址无效。具体地，将第三解码器117c的输入端子的电压固定到预定电平上。
为了进行比较，图31示出了图解传统存储器件的控制方法的模块图。根据现有技术，提供用于接收X地址的地址缓冲区151和用于接收Y地址的地址缓冲区152。在缩短所使用的页长时，根据相应增加的X地址或Y地址的位数提高外部地址端子的数量(M或N)。
图32是图解第五实施例的存储器件110的内部操作的波形图。所图解的工作波形图针对64兆位SDRAM(32 I/O)。
在初始状态，存储器件110具有通过11位X地址信号XA<0:10>和8位Y地址信号YA<0:7>形成的逻辑地址映射，并且将页长设置成256(全页面)。
存储器件110响应模式寄存器设置命令MRS接收作为地址编码Code(CodeA<0:10>)的地址信号A0-A10和存储器段地址信号BA<0:1>。存储器件110根据地址编码ACD<0:10>执行各种设置，例如页长页面Page、CAS延迟tCL和位组长度BL。
当设置CAS延迟tCL＝3、位组长度BL＝2并且页长页面Page＝32时，通过14位X地址信号XA<0:14>和5位Y地址信号YA<0:4>形成逻辑地址映射。当改变页长时，将X地址信号XA增加3位。
存储器件110响应启动命令ACT接收作为X地址信号XA<0:10>的地址信号A0-A10和存储器段地址信号BA<0:1>。由于此后存储器段地址信号BA的获取与这里的相同，下面会省略其描述。
当输入启动命令ACT时可以设置页长(＝32)。在这种情况下，将X地址信号XA的位数减去设置页长所需的位数。在设置页长需要2个位的情况下，存储器件110获取地址信号A0-A8以作为X地址信号XA<0:8>，并且接收地址信号A9和A10以作为设置信息。可选地，可以从在输入启动命令ACT时未使用的其它管脚(例如DQ屏蔽管脚)获取地址信号。
接着，响应自输入启动命令ACT经过预定数量的时钟周期(例如2个时钟周期)时输入的读命令RD1，存储器件110获取作为Y地址信号YA<0:4>的地址信号A0-A4和作为X地址信号XA<11:13>的地址信号A6-A8。
当输入读命令RD1时，从在获取Y地址信号YA<0:4>时变得不必要的外部地址端子提供在页长改变时增加的3位X地址信号。
存储器件110根据X地址信号XA<11:13>选择列块(子字线SWL)并且使能属于所选择的列块的读出放大器S/A。
存储器件110可以响应启动命令ACT以获取作为X地址信号XA<3:13>的地址信号A0-A10，并且响应读命令RD1以接收作为X地址信号XA<0:2>的地址信号A6-A8。可以响应读命令RD1在X地址信号XA中指定的位位置上接收地址信号A6-A8。
当接收读命令RD1时，存储器件110根据自输入读命令RD1开始经过3个时钟周期之后设置的CAS延迟tCL(＝3)和位组长度BL(＝2)顺序输出读数据D11和D12。
此后，存储器件110响应读命令RD2和RD3按顺序接收Y地址信号YA<0:4>和存储器段地址BA<0:1>。此时，第二和第三读命令RD2和RD3不导致获取增加的X地址信号XA<11:13>，而是只导致提供Y地址信号YA<0:4>和存储器段地址BA<0:1>。
尽管前面针对第五实施例的描述针对的是读命令RD1-RD3，然而该描述同样适用于写命令的情况。响应输入启动命令ACT之后的第一写命令，提供增加的X地址信号XA<11:13>。响应第二或更后面的写命令，只提供Y地址信号YA<0:4>和存储器段地址BA<0:1>。
为了进行比较，在图33和34中图解了传统存储器件的内部操作的波形图。
图33针对页长PL被设置成256(全页面)的情况示出了64兆位SDRAM的工作波形图。如图33所示，存储器件在输入模式寄存器设置命令MRS之后响应启动命令ACT接收X地址信号XA<0:10>。接着，存储器件响应读命令RD1-RD3顺序接收Y地址信号YA<0:7>。
图34针对页长PL被设置成32的情况示出了64兆位SDRAM的工作波形图。如图34所示，在使用较短的页长(＝32)的情况下，X地址信号XA的位数被增加了3位。存储器件110响应启动命令ACT获取作为X地址信号XA<0:10>的地址信号A0-A10，并且接收作为增加的X地址信号XA<11:13>的地址信号A13-A15。因此根据现有技术，与标准存储器件相比，页长被不期望地设短(＝32)的存储器件需要增加外部地址端子的数量以接收增加的3位X地址信号XA。
图35是图解在发出图32的启动命令ACT之后进行的访问控制的模块图。命令解码器112(参见图28)包含命令判决电路112a和检测从命令判决电路112a提供的第一使能信号的首页命令检测电路(此后简称为″命令检测电路″)112b。在第五实施例中，第五实施例使能信号子字线SWL和读出放大器S/A。
命令判决电路112a响应内部时钟信号CLK1确定各种解码命令中的读命令和写命令，并且根据判定结果产生读使能信号或写使能信号。
当输入图32示出的读命令RD1时，命令判决电路112a产生读使能信号。
第二地址缓冲区(地址锁存器)113b响应通过或门131和延迟电路132提供的读使能信号(读命令RD1)以接收地址信号A0-A4。第二地址缓冲区113b向第二解码器(列地址解码器)117b提供地址信号A0-A4中包含的Y地址数据。
第三地址缓冲区(地址锁存器)113c根据检测信号接收地址信号A5-A7，其中命令检测电路112b响应通过或门131为其提供的第一读使能信号(读命令RD1)提供所述检测信号。第三地址缓冲区113c向第三解码器(用于列块选择的地址解码器)117c提供地址信号A5-A7中包含的X地址数据。
第二解码器117b根据从第二地址缓冲区113b提供的Y地址数据选择列选线CL。
第三解码器117c根据从第三地址缓冲区113c提供的X地址数据选择列块和子字线SWL。此时，使能子字线和那些与选择的列块相关的读出放大器S/A。
命令检测电路112b只检测从命令判决电路112a输出的第一读使能信号(读命令RD1)并且产生检测信号。根据来自命令检测电路112b的检测信号，在第三解码器117c中保持扩展X地址信号XA<11:13>(地址信号A5-A7)。
在具有第二读使能信号(图32示出的读命令RD2)的情况下，命令检测电路112b不产生检测信号。因此，响应第二和后续的读命令RD2和RD3，地址信号A5-A7没有被获取到第三地址缓冲区113c中。
图36和37是示出图35中的电路结构的具体例子的示意电路图。图38是图解图36和37中示出的电路的内部操作的波形图。
为了进行比较，图39示出了图解传统访问控制方法的模块图。根据如图39所示的现有技术，由于页长为256，每当输出读或写使能信号(即读或写命令)时，提供Y地址信号YA<0:4>和Y地址信号YA<5:7>。
图40的模块解了一个例子，其中根据页长执行前面参照图35讨论的访问控制。
由于根据页长指定信号ASS切换各个开关电路133a、133b的接触位置，可以根据页长充分地改变第二和第三地址缓冲区113b和113c中锁存的地址信号。第二和第三解码器117b和117c为DRAM核心119提供结合DRAM核心119的即时逻辑地址映射(页长)产生的X地址和Y地址。
图41是图解使能子字线SWL和读出放大器S/A的控制的示意模块图。
如图41所示，子字线使能电路141和读出放大器使能电路142响应命令判决电路112a和命令检测电路112b之一的、响应页长指定信号ASS而提供的单个输出信号分别使能子字线SWL和读出放大器S/A。
具体地，在通过页长指定信号ASS将页长PL设置成全页面的情况下，使能电路141和142响应来自命令判决电路112a的启动信号(启动命令)分别使能子字线SWL和读出放大器S/A。这是由于在接收启动命令时，选择字线WL和读出放大器S/A所需的X地址信号XA的所有位均已准备好。
在通过页长指定信号ASS将页长PL设置成短于全页面的情况下，使能电路141和142响应来自检测电路112b的检测信号，即读或写使能信号(读或写命令)分别使能子字线SWL和与子字线SWL相关的读出放大器S/A。选择要使能的子字线SWL和读出放大器S/A需要从启动命令接收的X地址信号和从页面命令接收的X地址信号。
为了进行比较，图42示出了图解传统使能电路的控制方法的模块图。根据图42所示的现有技术，使能电路141和142只响应来自命令判决电路112a的启动信号而分别使能子字线SWL和读出放大器S/A。
根据第五实施例的存储器件110具有以下优点。
(1)在页长被设置成短于全页面的情况下，为了改变DRAM核心119的逻辑地址映射，当输入第一读命令RD1时将被增加的X地址信号XA提供给存储器件110。由于此时使用未占用的外部地址端子以时分方式提供被增加的X地址信号XA，可以在不改变外部地址端子的数量及其布局的情况下改变页长，因此在改变DRAM核心119的逻辑地址映射的情况下，可以使用通用的封装。这可以控制存储器件开发周期和成本的增长。
(2)由于可以在不改变存储器件封装的情况下改变页长，可以实现基于使用存储器件的客户系统的有效访问方法。
(3)改变页长可以将被使能的读出放大器S/A的数量降低到所需的最小程度。这可以使存储器件的电流消耗保持在较低的水平。
第五实施例可以被修改成以下形式。
可以分别从地址生成电路117提供箝位电路117d。
图30的结构可以被修改成图43示出的结构，其中为了分别接收基于地址信号A(n-i+1)-An的Y地址信号和X地址信号，可以分别提供特殊的地址缓冲区113f和113g。
图30的结构可以被修改成图44示出的结构。在这种情况下，各个地址缓冲区113h-113j共享用于接收X地址信号或Y地址信号的地址缓冲区。通过XY切换信号足够选择各个地址缓冲区113h-113i的输出信号(X地址数据或Y地址数据)。
图30的结构可以被修改成图45示出的结构。在这种情况下，各个地址缓冲区113k、1131和113n共享用于接收X地址信号或Y地址信号的地址缓冲区。可以分别提供地址缓冲区113m，地址缓冲区113m只接收根据页长变化而增加过的地址信号(X地址信号)。
在存储器件为异步类型器件的情况下，图35中的命令判决电路112a和命令检测电路112b可以被替换成不依赖时钟信号CLK1的其它结构。
图35的结构可以被修改成图46所示的结构。每当从命令判决电路112a输入读/写使能信号(即读/写命令)时，第三地址缓冲区113c接收地址信号A5-A7。对于第二或更后面的读/写命令，可以将第三解码器117c设计成不再根据来自命令检测电路112b的检测信号锁存来自第三地址缓冲区113c的X地址数据。图47和48是示出图46中的电路结构的具体例子的电路图。
图49示出了一个例子，其中根据页长PL执行由图46的结构完成的地址控制。在这种情况下，通过页长指定信号ASS切换开关电路133a和133b的接触位置。因此，结合具有预定页长PL的逻辑地址映射产生X地址和Y地址，并且分别从第二和第三解码器117b和117c输出X地址和Y地址。
在图41中只可以控制读出放大器(S/A)使能电路142。
现在描述本发明的第六实施例。
第六实施例涉及另一个使用第五实施例的存储器件110获取根据页长变化而增加的X地址的控制方法，其中页长PL从256改变成32。
图50是图解第六实施例的内部操作的波形图。
在如图50所示的第六实施例中，在从启动命令ACT经过一个时钟周期之后提供读命令RD1。从提供启动命令ACT的时间点开始到提供第一读命令RD1之间的时间tRCD被设置成tRCD＝1，并且比在第五实施例中提前一个时钟周期提供读命令RD1。(在第五实施例中tRCD＝2(参见图32)。)因此，比在第五实施例中提前一个时钟周期提供根据页长变化(从256到32)而增加的X地址信号XA<11:13>。这允许提前几乎一个时钟周期使能子字线SWL和相关的读出放大器S/A。
通常，为了完全结束使能字线WL和子字线SWL的操作，从输入启动命令ACT到响应读命令RD1输入开始访问操作之间需要预定的延迟(等待)周期。对于当前使用的机器的普通时钟频率，取决于时钟信号频率的延迟周期通常需要2个时钟周期。从输入读命令RD1的时间点开始，响应读命令RD1的访问操作的开始定时应当被基本延迟一个时钟周期。
CAS延迟tCL限定了从输入读命令到输出读数据之间的周期(时钟周期数量)。因此如图50所示，将对应于第一读命令RD1的CAS延迟tCL从预定CAS延迟tCL＝3的数值(设定数值)改变成tCL＝4。因此，在从生成读命令RD1经过4个时钟周期之后，存储器件110顺序输出读数据D11和D12。
此后，响应读命令RD2和RD3，存储器件110根据预定的CAS延迟tCL(tCL＝3设定数值)顺序获取Y地址信号YA<0:4>和存储器段地址信号BA<0:1>，并且顺序输出读数据。
此时，响应第二和后续的读命令RD2和RD3，不获取增加的X地址信号XA，但是只提供Y地址信号YA<0:4>和存储器段地址信号BA<0:1>。尽管前面针对第六实施例的描述针对的是读命令RD1-RD3，然而该描述同样适用于写命令的情况。
图51是图解CAS延迟tCL的控制方法的模块图。
在第六实施例中，命令解码器112(参见图28)包含命令判决电路112a、首页命令检测电路112b和CAS延迟控制电路112c。
命令判决电路112a确定输入命令是读命令还是写命令，并且根据判定产生读使能信号或写使能信号。读使能信号或写使能信号被提供给命令检测电路112b。命令检测电路112b检测从命令判决电路112a提供的第一读使能信号或写使能信号，并且产生检测信号。检测信号被提供给CAS延迟控制电路112c。
响应内部时钟信号CLK1，CAS延迟控制电路112c根据预定的时钟周期数量产生输出控制信号并且控制CAS延迟tCL。CAS延迟tCL是从内部命令(图50中的读命令RD1、RD2或RD3)开始到确立输出数据之间的时间。
当从命令检测电路112b接收检测信号时，CAS延迟控制电路112c响应检测信号改变该时刻的CAS延迟tCL的数值。具体地，第六实施例的CAS延迟控制电路112c响应来自命令检测电路112b的检测信号将CAS延迟tCL的数值设置成比预定数值(设定数值)多1。
在图50中，通过模式寄存器设置命令MRS将CAS延迟tCL设置成tCL＝3(设定数值)。接着，当提供生成启动命令ACT之后的第一读命令RD1时，CAS延迟控制电路112c从命令检测电路112b接收检测信号。根据检测信号，CAS延迟控制电路112c将CAS延迟tCL的数值(tCL＝3设定数值)改变成tCL＝4。仅当输入第一读命令RD1并且设置tCL＝3时，CAS延迟控制电路112c才响应第二和后续的读命令RD2和RD3将CAS延迟tCL改变成tCL＝4。
根据第六实施例的存储器件40具有以下优点。
在输入启动命令ACT之后，存储器件110比第五实施例中提前一个时钟周期接收第一读命令RD1。此时，存储器件110比第五实施例中提前一个时钟周期接收根据页长变化而增加的X地址信号XA。因此可以快几乎一个时钟周期使能子字线SWL和读出放大器S/A。由于该时刻CAS延迟控制电路112c针对读命令RD1将CAS延迟tCL改变成tCL＝4，在使能子字线SWL和读出放大器S/A到输出读数据之间可以保证有足够的周期。
现在描述本发明的第七实施例。
第七实施例涉及另一个使用第五实施例的存储器件110获取根据页长变化而增加的X地址的控制方法，其中页长PL从256改变成32。
图52是图解基于第七实施例的访问控制的模块图。
在第七实施例中，命令解码器112(参见图28)包含命令判决电路112a和预定时间检测电路(此后被称作″检测电路″)112d。检测电路112d接收内部时钟信号CLK1和从命令判决电路112a提供的启动信号和读或写使能信号。
命令判决电路112a在内部命令是启动命令ACT时产生启动信号。响应启动信号，检测电路112d在经过预定时间(此后被称作″地址延迟tAL″)之后产生用于接收增加的X地址信号的地址获取信号。
在第七实施例中，根据内部时钟信号CLK1设置地址延迟tAL，并且检测电路112d在计数到内部时钟信号CLK1的预定数量时钟周期之后产生地址获取信号。此时，检测电路112d输出地址获取信号，直到从命令判决电路112a提供第一读使能信号或写使能信号。
当页长PL被设置成32时，通过页长指定信号ASS将开关电路133切换到图52示出的接触位置上。
第三地址缓冲区113c根据来自检测电路112d的地址获取信号接收和放大地址信号A0-An。缓冲区113c根据地址信号产生X地址数据并锁存X地址数据。X地址数据被提供给第三解码器117c。第三解码器117c为DRAM核心119(图28)提供用于指定对应于X地址数据的列块的列块地址(子字线SWL)。
如图52所示，根据页长指定信号ASS，通过第二地址缓冲区113b或第三地址缓冲区113c提供来自检测电路112d、根据检测信号提供的X地址信号(增加的X地址)。图53是示出图52中的检测电路112d的具体电路结构的一个例子的电路图。
图54是图解实施例的内部操作的波形图。下面针对检测电路112d的地址延迟tAL被设置成tAL＝1的情况描述图54。
如图54所示，自输入启动命令ACT一个时钟周期之后，通过来自检测电路112d的地址获取信号提供根据页长PL变化(从256变成32)而增加的X地址信号XA<0:4>。此时，选择列块(子字线SWL)，并且使能选择的子字线SWL和相关的读出放大器S/A。
此后，响应读命令RD1-RD3，存储器件110根据预定的CAS延迟(tCL＝3设定数值)和位组长度(BL＝2)顺序获取Y地址信号YA<0:4>和存储器段地址信号BA<0:1>，并且顺序输出读数据。此时，响应读命令RD1-RD3，不获取增加的X地址信号XA，但是只提供Y地址信号YA<0:4>和存储器段地址信号BA<0:1>。尽管前面针对第七实施例的描述针对的是读命令RD1-RD3，然而该描述同样适用于写命令的情况。
根据第七实施例的存储器件110具有以下优点。
(1)响应来自命令判决电路112a的启动信号，命令解码器112的检测电路112d在经过预定时间(地址延迟tAL)之后产生地址获取信号。因此，自启动命令ACT经过一个时钟周期(tAL＝1)之后，提供根据页长PL变化而增加的X地址信号XA。这可以保证快速使能子字线SWL和读出放大器S/A。由于在比输入读命令RD1更早的定时提供增加的X地址信号XA，增加的X地址信号XA的获取不取决于外部地址端子的布局。
(2)启动命令ACT、读命令RD和在输出各个命令时指定的地址信号的定时不取决于页长(逻辑地址映射)。存储器控制器(CPU)仅仅产生对应于被扩展的X地址的地址信号，并且在启动命令ACT和读命令RD之间向存储器件110提供地址信号。这使得改变逻辑地址映射更加容易，并且可以保证新功能(改变逻辑地址映射的功能)的使用不太困难。
现在描述本发明的第八实施例。在第八实施例中，基于第七实施例的检测电路112d的地址延迟tAL被设置成tAL＝0.5。
图55是图解基于第八实施例的存储器件110的内部操作的波形图。如图55所示，自输入启动命令ACT 0.5个时钟周期之后，根据来自检测电路112d的地址获取信号提供根据页长PL变化(从256变成32)而增加的X地址信号XA。
存储器件110在输入启动命令ACT之后，在时钟信号CLK的上升沿获取X地址信号XA<0:10>，并且在0.5个时钟周期之后在时钟信号CLK的下降沿接收增加的X地址信号XA<0:4>。
在第八实施例中，设置地址延迟tAL＝0.5使得提供增加的X地址信号XA的时间比第七实施例中的时间快0.5个时钟周期。因此，使能子字线SWL和读出放大器S/A的时间快了几乎0.5个时钟周期。
此后，存储器件110响应读命令RD1-RD3顺序接收Y地址信号YA<0:4>和存储器段地址信号BA<0:1>。根据预定CAS延迟(tCL＝3)和位组长度(BL＝2)顺序输出读数据。此时，响应读命令RD1-RD3，不获取增加的X地址信号XA，但是只提供Y地址信号YA<0:4>和存储器段地址信号BA<0:1>。尽管前面针对第八实施例的描述针对的是读命令RD1-RD3，然而该描述同样适用于写命令的情况。
根据第八实施例的存储器件110具有以下优点。
(1)在第八实施例中，由于地址延迟tAL被设置成tAL＝0.5，自启动命令ACT 0.5个时钟周期之后提供根据页长PL变化而增加的X地址信号XA。因此第八实施例可以将使能子字线SWL和读出放大器S/A的时间比第七实施例中的时间提前几乎0.5个时钟周期。因此在页长改变时，根据读命令RD1进行的访问操作的开始定时未被延迟。
本领域的技术人员应当理解，在不偏离本发明的宗旨或范围的前提下可以通过许多其它的具体形式实现本发明。尤其应当理解，本发明可以被实现成下面的形式。
在第五至第八实施例中，可以使用两类输入启动命令ACT，从而根据两类输入启动命令ACT指定页长。
在第五和第六实施例中，在通过第一读/写命令获取根据页长变化而增加的X地址信号之后，可以自该命令经过预定数量的时钟周期之后(例如一个时钟周期之后)提供Y地址信号。
在第八实施例中，通过使用双数据率(DDR)系统可以接收增加的X地址信号。在这种情况下，使用2个互补的时钟信号CLK和/CLK。可以根据时钟信号CLK的上升接收X地址信号，并且可以根据时钟信号/CLK的上升接收增加的X地址信号，其中时钟信号/CLK紧接在时钟信号CLK之后并且与时钟信号CLK的相位差为180度。
在第五至第八实施例中，改变逻辑地址映射可以适用于异步存储器。在这种情况下，通过前面针对第四实施例讨论的非法进入系统改变逻辑地址映射。
如果第七和第八实施例被应用于异步存储器件，在不依赖内部时钟信号CLK1的情况下，检测电路112d可以在经过预定时间(tAL)之后产生并且输出其检测信号。
在各个实施例中，通过存储器件中提供的内部熔断或接合选项可以设置逻辑地址映射。在这种情况下，通过在产品出厂或用户使用存储器件时切断内部熔断或改变接合模式来设置期望的逻辑地址映射。可以将存储器件设计成具有设置电路，以便根据需要改变逻辑地址映射，其中设置电路可以被外部器件编程以便设置逻辑地址映射。在这些情况下，逻辑地址映射在短时间段或长时间段上是固定的。这允许使用现有的程序或CPU。也可以省去在每个行访问周期中改变逻辑地址映射的麻烦。
在各个实施例中，可以同时使能主字线WL和子字线SWL。
各个实施例可以被实现成具有对应于X地址信号和Y地址信号的所有外部地址端子的存储器件。
在各个实施例中，可以根据需要改变存储器单元的位数、地址结构和切换地址结构的类型。
在X地址深度小于Y地址深度的情况下，地址结构设置端子可以被在其活跃时未使用的地址端子共享。
设置地址结构的命令可以是预充电命令或除启动命令之外的其它新命令。
可以逐个存储器段地独立改变逻辑地址映射。逐个存储器段地设置(改变)逻辑地址映射可以进一步地提高系统性能。
可以根据需要改变被无效的地址位的位置。
因此，本说明书的例子和实施例将被看作图解性的和非限制性的。本发明不受这里的描述的限制，在下面的权利要求书限定的范围和等同范围内可以修改或以其它方式实现本发明。
权利要求
1.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；和与存储器阵列实际相连的地址映射改变单元，所述地址映射改变单元接收用于生成第一地址的第一地址信号和用于生成第二地址的第二地址信号，其中地址映射改变单元能够通过部分改变第一地址信号和第二地址信号中的一个来改变逻辑地址映射。
2.如权利要求1所述的存储器件，其中地址映射改变单元每当存储器阵列被启动时改变逻辑地址映射。
3.如权利要求1所述的存储器件，其中地址映射改变单元在存储器件的后备周期或存储器件的启动周期内改变逻辑地址映射。
4.如权利要求1所述的存储器件，还包括内部电路，其中地址映射改变单元至少在根据第一地址或第二地址启动内部电路的时间点到内部电路停止工作的时间点之间的周期内保持逻辑地址映射。
5.如权利要求1所述的存储器件，其中地址映射改变单元通过改变第一和第二地址中的至少一个的深度来改变逻辑地址映射。
6.如权利要求1所述的存储器件，还包括控制第一和第二地址信号的控制端子。
7.如权利要求1所述的存储器件，其中存储器阵列包含多个存储器段，并且地址映射改变单元逐个存储器段地改变逻辑地址映射。
8.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；与存储器阵列实际相连的地址缓冲区，该地址缓冲区接收包含用于产生第一地址的第一地址信号的多个地址信号；和与地址缓冲区实际相连的地址控制单元，该地址控制单元每当输入第一地址信号时根据访问信息并且使用部分第一地址信号生成第一地址或第二地址，从而改变逻辑地址映射。
9.如权利要求8所述的存储器件，还包括与地址缓冲区实际相连的地址结构选择电路，该地址结构选择电路通过包含访问信息的控制信号或多个控制信号的组合并且根据逻辑地址映射的变化产生地址结构选择信号，其中地址控制单元根据地址结构选择信号并且使用部分第一地址信号产生第一地址或第二地址。
10.如权利要求9所述的存储器件，还包括与地址结构选择电路实际相连的地址生成电路，该地址生成电路接收多个地址信号和地址结构选择信号；与地址生成电路实际相连的第一信号生成电路，该第一信号生成电路产生第一地址选择信号；和与地址生成电路实际相连的第二信号生成电路，该第二信号生成电路产生第二地址选择信号；其中地址生成电路包含有选择地向第一信号生成电路或第二信号生成电路提供多个地址信号的开关电路。
11.如权利要求8所述的存储器件，还包括与地址结构选择电路实际相连的第一信号生成电路，该第一信号生成电路接收多个地址信号并且根据地址结构选择信号产生第一地址选择信号；和与地址结构选择电路实际相连的第二信号生成电路，该第二信号生成电路接收多个地址信号并且根据地址结构选择信号产生第二地址选择信号。
12.如权利要求8所述的存储器件，其中地址控制单元包含用于存储访问信息的接合选项或熔断。
13.如权利要求8所述的存储器件，其中地址控制单元包含存储可被外部器件重写的访问信息的存储电路。
14.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；与存储器阵列实际相连的地址缓冲区，该地址缓冲区接收包含用于产生第一地址的第一地址信号的多个地址信号；和与地址缓冲区实际相连的地址信号无效单元，该地址信号无效单元每当输入第一地址信号时根据访问信息使多个地址信号中的至少一部分无效，从而改变逻辑地址映射。
15.如权利要求14所述的存储器件，其中多个地址信号包含用于产生第二地址的第二地址信号，并且地址信号无效单元包含箝位电路，该箝位电路箝位多个地址信号中的至少一部分以便改变第一地址信号的解码压缩率和第二地址信号的解码压缩率。
16.如权利要求15所述的存储器件，还包括地址结构选择电路，所述地址结构选择电路通过包含访问信息的控制信号或多个控制信号的组合产生对应于逻辑地址映射的变化的地址结构选择信号，其中地址信号无效单元根据地址结构选择信号使至少一部分第一地址信号无效。
17.如权利要求15所述的存储器件，其中地址信号无效单元包含用于存储访问信息的接合选项或熔断。
18.如权利要求15所述的存储器件，其中地址信号无效单元包含存储访问信息的可重写访问信息存储电路。
19.改变具有存储器阵列的存储器件的逻辑地址映射的内部控制方法，其中存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，根据多个地址信号产生第一地址和第二地址，根据第一地址和第二地址定义逻辑地址映射，并且逻辑地址映射指示存储器阵列的逻辑形状，该方法包括的步骤有接收多个地址信号；接收用于改变逻辑地址映射的访问信息；根据多个地址信号和访问信息产生用于生成第一地址的多个第一地址信号；根据多个地址信号和访问信息产生用于生成第二地址的多个第二地址信号；和每当产生多个第一地址信号时，根据访问信息使多个第一地址信号的一部分和多个第二地址信号的一部分中的一个无效。
20.如权利要求19所述的方法，其中接收访问信息的步骤在存储器件的后备周期内，或者在执行存储器件的启动操作的同时接收访问信息。
21.如权利要求19所述的方法，其中存储器件包含多个读出放大器，所述多个读出放大器中的至少一个被第一地址启动并且被第二地址选择，还包括根据逻辑地址映射的变化改变多个读出放大器的启动数量的步骤。
22.如权利要求19所述的方法，还包括根据逻辑地址映射的变化改变多个第一地址信号的解码压缩率和多个第二地址信号的解码压缩率的步骤。
23.如权利要求19所述的方法，还包括通过包含访问信息的控制信号或多个控制信号的组合并且根据逻辑地址映射的变化产生地址结构选择信号的步骤，其中无效步骤根据地址结构选择信号使多个第一地址信号的一部分和多个第二地址信号的一部分中的一个无效。
24.如权利要求23所述的方法，其中存储器件包含用于产生第一和第二地址的公共地址生成电路，还包括根据地址结构选择信号进行切换以便提供第一和第二地址的步骤。
25.如权利要求23所述的方法，其中存储器件包含用于根据多个地址信号产生第一和第二地址的第一和第二地址生成电路，还包括根据地址结构选择信号从第一和第二地址生成电路中选择一个生成电路以便为其提供多个地址信号的步骤。
26.一种系统，包括存储器件；和与存储器件实际相连的控制器件，该控制器件为存储器件提供即时访问信息，其中存储器件包含存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射，和与存储器阵列实际相连的地址控制电路，该地址控制电路根据访问信息改变存储器阵列的逻辑地址映射。
27.如权利要求26所述的系统，其中存储器件包含用于接收外部地址的多个地址输入端子，所述外部地址用于产生第一地址或第二地址，并且控制器件向来自提供给地址输入端子的地址数据的编码信息，或来自用于控制存储器件的控制信号的编码信息中插入访问信息，并且以该形式向存储器件提供访问信息。
28.如权利要求27所述的系统，其中控制器件在提供外部地址的同时或之前向存储器件提供访问信息。
29.如权利要求26所述的系统，其中控制器件通过来自用于控制存储器件的控制信号的编码信息提供访问信息，并且存储器件在指定周期的脉冲信号的边缘的定时上接收编码信息。
30.针对包含存储器件和控制器件的系统中的存储器件的控制方法，其中所述控制器件与存储器件实际相连并且用于控制存储器件，所述存储器件包含存储器阵列，所述存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射，该方法包括的步骤有使控制器件为存储器件提供即时访问信息；和使控制器件根据访问信息改变存储器阵列的逻辑地址映射。
31.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；与存储器阵列实际相连并且具有多个地址输入端子的地址缓冲区，所述地址缓冲区在多个地址输入端子上接收用于产生第一地址或第二地址的外部地址，所述多个地址输入端子包含对应于均具有大量的位的M位第一地址或N位第二地址的输入端子；和与地址缓冲区实际相连的地址控制电路，所述地址控制电路根据访问信息将部分外部地址替换成第一地址或第二地址，以便改变逻辑地址映射。
32.如权利要求31所述的存储器件，还包括与地址缓冲区实际相连的预定时间检测电路，所述预定时间检测电路自获取第一地址经过预定时间之后，产生用于接收根据逻辑地址映射的变化增加的i位增量地址的控制信号，并且向地址缓冲区提供控制信号。
33.如权利要求32所述的存储器件，其中预定时间检测电路响应接收第一地址的启动命令在时钟信号的预定数量时钟周期之后产生控制信号。
34.如权利要求32所述的存储器件，还包括多个字线，其中通过第一地址选择所述多个字线中的至少一个；和字线使能电路，所述字线使能电路根据用于接收i位增量地址的控制信号使能至少一个字线。
35.如权利要求32所述的存储器件，还包括多个读出放大器，其中通过第二地址选择所述多个读出放大器中的至少一个；和读出放大器使能电路，所述读出放大器使能电路根据用于接收i位增量地址的控制信号使能多个读出放大器中的一部分。
36.如权利要求31所述的存储器件，还包括与地址缓冲区实际相连的命令检测电路，所述命令检测电路根据在控制(N-i)位第二地址的获取时发出的命令产生用于接收根据逻辑地址映射的变化增加的i位增量地址的控制信号，并且向地址缓冲区提供控制信号。
37.如权利要求36所述的存储器件，其中命令检测电路在接收第一地址的启动命令之后检测第一读或写命令，并且根据检测的读或写命令产生控制信号。
38.如权利要求37所述的存储器件，还包括根据来自命令检测电路的控制信号设置对应于第一读或写命令的CAS延迟的CAS延迟控制电路。
39.如权利要求31所述的存储器件，还包括与地址控制电路实际相连的地址结构选择电路，所述地址结构选择电路通过包含访问信息的控制信号或多个控制信号的组合并且根据逻辑地址映射的变化产生地址结构选择信号，其中地址控制电路根据地址结构选择信号将部分外部地址替换成第一地址或第二地址。
40.如权利要求39所述的存储器件，还包括与地址结构选择电路实际相连的地址生成电路，所述地址生成电路接收多个地址信号和地址结构选择信号，地址生成电路包含用于产生第一地址选择信号的第一信号生成电路；用于产生第二地址选择信号的第二信号生成电路；和有选择地向第一信号生成电路或第二信号生成电路提供外部地址的开关电路。
41.如权利要求31所述的存储器件，其中地址控制电路包含用于存储访问信息的接合选项或熔断。
42.如权利要求31所述的存储器件，其中地址控制电路包含存储可被外部器件重写的访问信息的存储电路。
43.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；与存储器阵列实际相连并且具有多个地址输入端子的地址缓冲区，所述地址缓冲区在多个地址输入端子上接收用于产生第一地址或第二地址的外部地址，所述多个地址输入端子包含对应于均具有大量的位的M位第一地址或N位第二地址的输入端子；和与地址缓冲区实际相连的地址无效电路，所述地址无效电路根据访问信息使至少部分外部地址无效，以便改变逻辑地址映射。
44.如权利要求43所述的存储器件，其中地址无效电路包含箝位电路，所述箝位电路箝位任意地址以改变第一和第二地址中的至少一个的解码压缩率。
45.如权利要求43所述的存储器件，还包括与地址无效电路实际相连的地址结构选择电路，所述地址结构选择电路通过包含访问信息的控制信号或多个控制信号的组合并且根据逻辑地址映射的变化产生地址结构选择信号，其中地址无效电路根据地址结构选择信号使至少部分外部地址无效。
46.如权利要求45所述的存储器件，还包括与地址结构选择电路实际相连的地址生成电路，所述地址生成电路接收多个地址信号和地址结构选择信号，地址生成电路包含用于产生第一地址选择信号的第一信号生成电路；用于产生第二地址选择信号的第二信号生成电路；和有选择地向第一信号生成电路或第二信号生成电路提供外部地址的开关电路。
47.如权利要求43所述的存储器件，其中地址无效电路包含用于存储访问信息的接合选项或熔断。
48.如权利要求43所述的存储器件，其中地址无效电路包含存储可被外部器件重写的访问信息的存储电路。
49.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；与存储器阵列实际相连并且具有多个地址输入端子的地址缓冲区，所述地址缓冲区在多个地址输入端子上接收用于产生第一地址和第二地址的外部地址，所述多个地址输入端子包含用于同时接收M位第一地址和N位第二地址的输入端子；和与地址缓冲区实际相连的地址控制电路，所述地址控制电路根据访问信息将部分外部地址替换成第一地址或第二地址，以便改变逻辑地址映射。
50.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；与存储器阵列实际相连并且具有多个地址输入端子的地址缓冲区，所述地址缓冲区在多个地址输入端子上接收用于产生第一地址和第二地址的外部地址，所述多个地址输入端子包含用于同时接收M位第一地址和N位第二地址的输入端子；和与地址缓冲区实际相连的地址无效电路，所述地址无效电路根据访问信息使至少部分外部地址无效，以便改变逻辑地址映射。
51.改变具有存储器阵列的存储器件的逻辑地址映射的内部控制方法，其中存储器阵列包含根据第一地址和第二地址排列的多个存储器单元和接收用于产生第一地址或第二地址的外部地址的多个地址输入端子，所述第一地址和第二地址定义指示存储器阵列逻辑形状的逻辑地址映射，所述多个地址输入端子包含对应于均具有大量的位的M位第一地址或N位第二地址的输入端子，或用于同时接收M位第一地址和N位第二地址的输入端子，该方法包括的步骤有接收外部地址；接收用于改变逻辑地址映射的访问信息；和根据访问信息将部分外部地址替换成第一地址或第二地址。
52.如权利要求51所述的方法，其中接收访问信息的步骤在存储器件的后备周期内，或者在执行存储器件的启动操作的同时接收访问信息。
53.如权利要求51所述的方法，其中存储器件包含多个读出放大器，所述多个读出放大器中的至少一个被第二地址选择，还包括根据逻辑地址映射的变化改变多个读出放大器的启动数量的步骤。
54.如权利要求51所述的方法，还包括根据逻辑地址映射的变化改变第二地址或第二地址的解码压缩率的步骤。
55.如权利要求51所述的方法，还包括通过包含访问信息的控制信号或多个控制信号的组合并且根据逻辑地址映射的变化产生地址结构选择信号的步骤，其中替换步骤根据地址结构选择信号将部分外部地址替换成第一地址或第二地址。
56.如权利要求55所述的方法，其中存储器件包含用于产生第一和第二地址的公共地址生成电路，还包括根据地址结构选择信号进行切换以便提供第一和第二地址的步骤。
57.如权利要求55方法，其中存储器件包含用于根据外部地址产生第一和第二地址的第一和第二地址生成电路，还包括根据地址结构选择信号向第一和第二地址生成电路中的一个提供外部地址的步骤。
58.如权利要求51所述的方法，还包括步骤通过多个地址输入端子接收第一地址；和在获取第一地址之后接收根据逻辑地址映射的变化而增加的i位增量地址。
59.如权利要求58所述的方法，其中接收第一地址的步骤以和时钟信号同步的方式接收第一地址，接收增量地址的步骤包含执行地址延迟控制以便以和时钟信号同步的方式接收i位增量地址。
60.如权利要求58所述的方法，其中执行地址延迟控制的步骤包含在获取第一地址之后事先接收具有时钟信号的预定数量时钟周期的数据，以便产生用于接收i位增量地址的控制信号的步骤。
61.如权利要求60所述的方法，其中在接收第一地址之前或同时执行接收预定数量时钟周期的数据的步骤。
62.如权利要求60所述的方法，其中接收预定数量时钟周期的数据的步骤包含在模式寄存器中设置被提供给存储器件的命令信号，和根据命令信号事先接收具有时钟信号的预定数量时钟周期的数据。
63.如权利要求60所述的方法，其中在根据含有地址编码的命令信号接收第一地址之前，或者在根据两类启动命令接收第一地址的同时执行接收预定数量时钟周期的数据的步骤。
64.如权利要求51所述的方法，还包括同时接收根据逻辑地址映射的变化而增加的i位增量地址和(N-i)位第二地址的步骤。
65.如权利要求51所述的方法，还包括步骤获取(N-i)位第二地址；和从在获取(N-i)位第二地址时没有使用的至少一个地址输入端子接收根据逻辑地址映射的变化而增加的i位增量地址。
66.如权利要求61所述的方法，还包括根据在接收获取第一地址的启动命令之后的下一个命令获取根据逻辑地址映射的变化而增加的i位增量地址的步骤。
67.如权利要求66所述的方法，其中获取增量地址的步骤在接收启动命令之后同时接收i位增量地址和读或写命令。
68.如权利要求67所述的方法，其中存储器件包含在接收启动命令之后检测第一读或写命令并且产生检测信号的命令检测电路，还包括根据检测信号设置对应于第一读或写命令的CAS延迟的步骤。
69.如权利要求68所述的方法，其中存储器件包含多个字线和预定时间检测电路，其中通过第一地址选择多个字线中的至少一个，预定时间检测电路产生用于自获取第一地址经过预定时间之后获取i位增量地址的获取信号，还包括根据来自命令检测电路的检测信号或来自预定时间检测电路的获取信号使能至少一个字线的步骤。
70.如权利要求69所述的方法，其中存储器件包含多个读出放大器，其中通过第二地址选择多个读出放大器中的至少一个，还包括根据来自命令检测电路的检测信号或来自预定时间检测电路的获取信号使能至少一个读出放大器的步骤。
71.改变具有存储器阵列的存储器件的逻辑地址映射的内部控制方法，其中存储器阵列包含根据第一地址和第二地址排列的多个存储器单元和接收用于产生第一地址或第二地址的外部地址的多个地址输入端子，其中根据第一地址和第二地址定义逻辑地址映射并且第一地址和第二地址指示存储器阵列的逻辑形状，所述多个地址输入端子包含对应于均具有大量的位的M位第一地址或N位第二地址的输入端子，或用于同时接收M位第一地址和N位第二地址的输入端子，该方法包括的步骤有接收外部地址；接收用于改变逻辑地址映射的访问信息；和根据访问信息使至少部分外部地址无效。
72.如权利要求71所述的方法，还包括通过包含访问信息的控制信号或多个控制信号的组合并且根据逻辑地址映射的变化产生地址结构选择信号的步骤，其中无效步骤根据地址结构选择信号使至少部分外部地址无效。
73.一种系统，包括存储器件；与存储器件实际相连的控制器件，该控制器件为存储器件提供即时访问信息，其中存储器件包含存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射，接收用于产生第一地址或第二地址的外部地址的多个地址输入端子，和与多个地址输入端子和存储器阵列实际相连的地址控制电路，所述地址控制电路根据外部地址产生第一地址并且根据访问信息改变存储器阵列的逻辑地址映射，因此地址控制电路在生成第一地址之后根据逻辑地址映射中的变化产生具有预定位数的增量地址。
74.如权利要求73所述的系统，其中控制器件通过来自地址数据的编码信息或来自控制信号的编码信息提供访问信息。
75.如权利要求73所述的系统，其中控制器件在提供外部地址的同时或之前提供访问信息。
76.针对包含存储器件和控制器件的系统中的存储器件的控制方法，其中所述控制器件与存储器件实际相连并且向存储器件提供即时访问信息，所述存储器件包含存储器阵列，所述存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射，该方法包括的步骤有使控制器件根据即时访问信息改变存储器阵列的逻辑地址映射；和在生成第一地址之后根据逻辑地址映射中的变化产生具有预定位数的增量地址。
77.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址按照矩阵形式排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；接收用于产生第一地址或第二地址的多个地址信号的多个地址输入端子；接收用于改变逻辑地址映射的访问信息的访问信息接收电路；和与多个地址输入端子和访问信息接收电路实际相连的地址控制单元，所述地址控制单元响应访问信息并且根据从多个地址输入端子中的至少一个提供的地址改变信号改变第一地址深度和第二地址深度中的至少一个。
78.如权利要求77所述的存储器件，还包括多个主字线，其中通过第一地址选择所述多个主字线中的至少一个；分别与主字线实际相连的多组子字线，其中通过地址改变信号选择多组子字线中的一组；和与多组子字线关联配置的多个读出放大器，因此当选择多组子字线中的一组时，地址控制单元使能选择的一组子字线和与该组子字线相关的多个读出放大器。
79.一种存储器件，包括存储器阵列，该存储器阵列包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器阵列逻辑形状的逻辑地址映射；接收用于产生第一地址或第二地址的多个地址信号的多个地址输入端子；接收地址改变信号的地址改变端子，所述地址改变信号用于改变第一地址深度和第二地址深度中的至少一个；接收用于改变逻辑地址映射的访问信息的访问信息接收电路；和与多个地址输入端子和访问改变端子实际相连的地址控制单元，所述地址控制单元响应访问信息并且根据地址改变信号改变第一地址深度和第二地址深度中的至少一个。
80.如权利要求79所述的存储器件，还包括多个主字线，其中通过第一地址选择所述多个主字线中的至少一个；分别与主字线实际相连的多组子字线，其中通过地址改变信号选择多组子字线中的一组；和与多组子字线关联配置的多个读出放大器，因此当选择多组子字线中的一组时，地址控制单元使能选择的一组子字线和与该组子字线相关的多个读出放大器。
81.如权利要求80所述的存储器件，其中地址控制单元同时接收地址改变信号和第一地址。
全文摘要
保证访问效率并降低电流消耗的存储器件。存储器件包含根据第一地址和第二地址排列的多个存储器单元，所述第一地址和第二地址定义了指示存储器件逻辑形状的逻辑地址映射。地址映射改变单元与存储器阵列实际相连，并且接收用于生成第一地址的第一地址信号和用于生成第二地址的第二地址信号。地址映射改变单元能够通过部分改变第一地址信号和第二地址信号中的一个来改变逻辑地址映射。
文档编号G11C11/407GK1417687SQ0215026
公开日2003年5月14日 申请日期2002年11月7日 优先权日2001年11月7日
发明者池田绅一郎, 加藤好治 申请人:富士通株式会社