专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及非易失性半导体存储器，更为具体地，涉及具有存储单元阵列的非易失性半导体存储器，在该存储单元阵列中，以矩阵形式设置多个存储单元并且将所述多个存储单元划分成多个扇区。
背景技术：
诸如快速EEPROM的常规非易失性半导体存储器利用各种高电压来实现编程/擦除和读操作。为了产生这些高电压，通常使用用于升压电源电压和输出高电压的升压电路。因此，广泛使用具有内置升压电路的非易失性半导体存储器(例如，参见日本特开平专利公开No.5-290587，第4-5页，图1)。
下文中，将描述如图16中所示的常规非易失性半导体存储器。图16是示出常规EEPROM的结构的方框图。将存储单元阵列1划分成N(N为自然数)个扇区S1至SN。扇区S1至SN为电可重写非易失性存储单元，且将浮栅型存储单元MC布置并连接成如图17中所示的NOR阵列结构。每一存储单元MC的漏极连接于位线BL，其源极连接于公共源极线SL，而其控制栅极连接于字线WL。通过行解码器2来选择扇区S1至SN中的每一个的字线WL，该行解码器2被划分成N(N为自然数)个解码器块XDEC1至XDECN，并且通过列栅极4选择位线BL，该列栅极4由列解码器3来驱动。将地址AD输入到地址/数据缓冲器5，并分别由行解码器2和列解码器3来对行地址和列地址进行解码。
当读取数据时，通过读出放大器6检测并放大由列栅极4选择的位线数据，并经由地址/数据缓冲器5将该数据从I/O终端输出。同样，当写入数据时，通过读出放大器6经由地址/数据缓冲器5来锁存从I/O终端子输入的数据DB，并将所锁存的数据DB传送到由列栅极4选择的位线BL。
设置高压产生升压电路7和低压产生升压电路8，以产生一个升压电压，该升压电压高于编程/擦除/读取数据所必需的电源电压。将低压产生升压电路8的低升压输出电压VPPL供给到调整器电路9。在该电压稳定之后，调整器电路9输出调整器输出电压VRO。同样，将高压产生升压电路7的高升压输出电压VPPH和调整器电路9的调整器输出电压VRO一起供给到电压变换开关电路10。根据从控制电路11提供的开关控制信号，电压变换开关电路10选择高升压输出电压VPPH或调整器电路9的调整器输出电压VRO，并将所选择的电压作为字线供给电压Vwl1至VwlN供给到行解码器2。根据模式信号MD、芯片使能信号CEB、编程使能信号WEB和输出使能信号OEB，控制电路11控制地址/数据缓冲器5、高压产生升压电路7、低压产生升压电路8、调整器电路9和电压变换开关电路10，以便于各电路按照数据编程/擦除/读取模式来执行预定操作。
图18示出高压产生升压电路7的一个实例。在图18中，示出一个由升压时钟驱动的两相时钟电压升压电路。在该两相时钟电压升压电路中，按二极管连接的NMOS晶体管Mn1至Mn6以及Mn10串联连接以形成七级电路。将第一NMOS晶体管Mn1的输入端子固定于电源电压Vcc(＝2.5V)，将滤波电容器Co和齐纳二极管Dzh插入在供给高升压输出电压VPPH的输出端子与接地电压Vss之间，并将根据停止模式信号来电连接/断开的开关电路12插入在输出端子与电源电压Vcc之间。
图19示出低压产生升压电路8的一个实例。在图19中，采用与这里所使用的那些相同的参考数字来表示具有图18中的相似配对物的任意组成部件。在图19中，将按二极管连接的NMOS晶体管Mn1至Mn4以及Mn10串联连接以形成五级电路，并将齐纳二极管Dz1插入在供给低升压输出电压VPPL的输出端子与接地电压Vss之间。
如图20中所示，调整器电路9包括使用低升压输出电压VPPL作为电源的比较器CMP；和PMOS晶体管Mp1，该PMOS晶体管Mp1由比较器CMP的输出来控制导通或截止，并串联在VPPL节点与VSS端子之间。在这种情况下，PMOS晶体管Mp1的漏极端子用作输出端子，并供给调整器输出电压VRO。VRO输出端子设置有电阻分压电路，在该电路中，电阻R1至R3串联连接，并将电阻R3的反馈电压VFB反馈至比较器CMP的同相输入端子。将参考电压VREF输入到比较器CMP的反相输入端子。因此，执行PMOS晶体管Mp1的导通/截止控制，使得反馈电压VFB等于参考电压VREF。同样，由模式控制信号RDB控制的短路PMOS晶体管Mp2连接在节点NR与VRO输出端子之间，该节点NR存在于电阻R1与R2之间。例如，控制电压，使得模式控制信号RDB失效，且在读操作中导通PMOS晶体管Mp2，而在程序校验操作中使PMOS晶体管Mp2截止。结果是，例如，能够在读操作中输出4.5V的VRO，而在程序校验操作中输出5.5V的VRO。同样，由停止模式信号控制的开关电路13插入在VRO输出端子与Vcc电源端子之间，并将由停止模式禁止信号控制的开关电路14设置在电阻R3的节点N1与接地电压端子Vss之间。
图21示出组成行解码器2的单元解码器的一个实例。该单元解码器由在多个行地址ADR之间执行逻辑与(AND)的NAND门G1、电平移位电路15和驱动电路16组成。在从N个解码器块中选择出的单元解码器中，使节点N2失效。电平移位电路15由PMOS晶体管Mp3和Mp4、NMOS晶体管Mn11和Mn12、以及非门G2组成。将节点N2的信号输入到NMOS晶体管Mn11的栅极，而将节点N2的反相信号输入到NMOS晶体管Mn12的栅极。驱动电路16是由NMOS晶体管Mn13与PMOS晶体管Mp5构成的反相电路。驱动电路16使用电平移位电路15的输出作为输入，并使用字线供给电压Vwl1作为电源。将驱动电路16的输出电压施加到存储单元MC的控制栅极。同样，在这种情况下，将PMOS晶体管Mp3至Mp5的N-阱节点NW连接到字线供给电压Vwl1。
下文中，将描述上述非易失性半导体存储器的操作。在数据编程操作中，将高升压输出电压VPPH(＝10V)作为字线WL电压施加到根据编程地址AD和数据DB输入选择的存储单元MC的控制栅极，并将0V施加到未选择的字线WL。此时，根据将要写入的数据DB，将5V或0V施加到位线BL。同样，将0V施加到公共源极线SL。结果是，对连接于被选择的字线WL且经由位线BL向其漏极端子提供5V的存储单元MC执行写入，并将电子添加到浮置栅极，且存储单元MC的阈值沿正常方向增加。
电源电路和解码器2的具体操作如下将升压时钟从控制电路11输入到高压产生升压电路7，如图18中所示。通过公知的电荷传递操作来产生高于电源电压的升压电压，并通过设置在输出端子上的齐纳二极管Dzh将其钳位在10V，并将高升压输出电压VPPH(＝10V)供给到电压变换开关电路10。此时，使从控制电路11输入的停止模式信号失效，并且将开关电路12电断开。同样，以相似的方式将升压时钟输入到低压产生升压电路8，如图19中所示。产生高于电源电压的升压电压并通过设置在输出端子上的齐纳二极管Dzl将其钳位在7V，并将低压升压输出电压VPPL(＝7V)供给到调整器电路9。此时，由于如图20中所示的调整器电路9在编程操作期间停止，所以停止模式信号被激活且停止模式禁止信号失效。结果是，开关电路13电连接，而开关电路14电断开，且将调整器输出电压VRO(＝Vcc)供给到电压变换开关电路10。
在电压变换开关电路10中，根据从控制电路11供给的开关控制信号来选择高升压输出电压VPPH(＝10V)，并将其作为字线供给电压Vwl1至VwlN供给到所有的解码器块XDEC1至XDECN。此时，如图21中所示，由字线供给电压Vwl1至VwlN来对所有解码器块XDEC1至XDECN共同使用的诸如N-阱节点NW的超大负载电容进行充电。在完成充电后，选择预定的字线WL，且使仅用于驱动所选择的字线WL的单元解码器的节点N2失效。因此，将高升压输出电压VPPH(＝10V)输出并施加到被选择的存储单元MC的控制栅极。不改变未被选择的字线WL的电压(＝0V)。
接着，在程序校验操作中，在将调整器输出电压VRO(＝5.5V)施加到对其执行写入的单元的控制栅极上的同时，将1V施加到到被选择的位线BL。同样，将0V施加到公共源极线。此时，通过读出放大器6检测并放大位线电压，以确定上述单元是已经对其执行写入的单元还是已经对其执行擦除的单元。当确定上述单元为已经对其执行写入的单元时，取消下一编程操作。另一方面，当确定上述单元为已经对其执行擦除的单元时，执行下一编程操作。电源电路和行解码器2的具体电路操作如下在将停止要供给到如图18中所示的高压产生升压电路7的升压时钟的同时，激活停止模式信号，并将开关电路12电连接。结果是，将电源电压Vcc供给到电压变换开关电路10。
同编程操作情况一样，将升压时钟输入到低压产生升压电路8，如图19中所示。产生高于电源电压的升压电压并通过设置在输出端子上的齐纳二极管Dzl将其钳位在7V，并将该低升压输出电压VPPL(＝7V)供给到调整器电路9。此时，在如图20中所示的调整器电路9中，模式控制信号RDB被激活，PMOS晶体管Mp2截止，且电阻R1被启用。同时，使停止模式信号失效并激活停止模式禁止信号，由此开关电路13和14分别电断开和电连接。结果是，将调整器输出电压VRO(＝5.5V)供给到电压变换开关电路10。
接着，在电压变换开关电路10中，根据从控制电路11供给的开关控制信号来选择调整器输出电压VRO(＝5.5V)，并将其作为字线供给电压Vwl1至VwlN供给到行解码器2的所有解码器块XDEC1至XDECN。此时，如图21中所示，通过字线供给电压Vwl1至VwlN对所有解码器块XDEC1至XDECN共同使用的诸如N-阱节点NW的负载电容进行充电。在完成充电后，选择预定的字线WL，并将调整器输出电压VRO(＝5.5V)输出并施加到被选择的存储单元MC的控制栅极。不改变未被选择的字线WL的电压(＝0V)。
图22示出表示在上述编程/程序校验操作期间向字线WL供给的电压系统的时序图。首先，在停止状态(STOP)下，由于高压产生升压电路7、低压产生升压电路8和调整器电路9处于停止状态，字线供给电压Vwl1至VwlN与电源电压Vcc相一致。接着，当转变到编程状态(Program)时，高压产生升压电路7和低压产生升压电路8进入操作状态。在该状态下，高压产生升压电路7将负载电容从电源电压Vcc充电至高升压输出电压VPPH(＝10V)，而低压产生升压电路8将负载电容从电源电压Vcc充电至低升压输出电压VPPL(＝7V)。此时，电压变换开关电路10使高升压输出电压VPPH(＝10V)经过行解码器2，由此由高压产生升压电路7观察的负载电容变得非常大。结果是，需要花费很长的建立时间11。
接着，当从编程状态转变到程序校验状态(PV)时，高压产生升压电路7进入停止状态，且高升压输出电压VPPH(＝10V)放电到电源电压。而且，调整器电路9处于工作状态，并将通过逐步降低低升压输出电压VPPL(＝7V)而获得的调整器输出电压VRO(＝5.5V)经由电压变换开关电路10供给到行解码器2。在其中不确定在上述PV操作下完成写入的情况中，转变到下一编程和PV操作。值得注意的是，将负载电容从调整器输出电压VRO(＝5.5V)开始进行充电。因此，在第二或稍后的编程模式下达到高升压输出电压VPPH(＝10V)的建立时间τ1略短于第一建立时间τ11。下文中，重复上述编程/程序校验操作，直到对所有期望的存储单元MC执行写入为止。
如上所述，在其中多次重复(如果需要)编程/程序校验操作的方法中，每次转变到编程模式时，必须利用高升压输出电压VPPH(＝10V)对诸如行解码器2的N-阱节点NW的超大负载电容进行多次充电。结果是，每次执行循环(loop)需要花费很长的建立时间τ1。因此，常规非易失性半导体存储器的缺点是由于对于编程/程序校验操作需要很长的时间以及要由高升压电荷充放电的超大负载电容而导致供给高升压电荷的高压产生升压电路7的功耗增加。此外，另一缺点是如果为了减小τ1而提高产生高压VPPH的高压产生升压电路7的电流供给能力，则会增加功耗。
同样地，上述结构的缺点是很难减小编程/程序校验操作所需的时间和功耗，以及由于减小编程/程序校验操作所需的时间会增加功耗。
发明内容
因此，本发明的一个目的是提供一种高性能非易失性半导体存储器，该存储器能够减少编程/程序校验操作所需的时间同时减小功耗。
在根据本发明的非易失性半导体存储器中，在存储单元阵列中，将多个存储单元按照矩阵的形式设置并将其划分成多个扇区。设置多个行解码器电路，使其与存储单元阵列的扇区相对应。每一行解码器电路根据外部输入的地址信号选择包含在相应扇区中的一个存储单元。向多个开关供给多种电压。将该多个开关设置成，使其与所述多个行解码器电路相对应，从而使得每一开关可以分别地选择多种电压中的任意一种并将其输出至相应的行解码器电路。电压升压电路通过对电源电压进行升压来产生多种电压。调整器电路逐渐降低由该电压升压电路产生的多种电压中的至少一种以稳定到一电压值，并向每一开关输出最终的电压。行解码器电路通过利用从相应的开关输出的电压来选择存储单元。
如上所述，通过包括开关，在转变到编程模式的情况下，能够仅对诸如在预定解码器块中的N-阱之类的负载电容充高电压。结果是，可以大大地减小负载电容，且减小用于在高压下充电/放电负载电容的电荷量以及功耗。而且，可以减少达到高压的建立时间。因此，能够减少编程/程序校验操作所需的时间。此外，通过包括电压升压电路，非易失性半导体存储器能够使用单个电源来操作，而不需要从外部供给多个电源。因此，可以增加非易失性半导体存储器的通用性。另外，通过利用电压升压电路，使得能够使用单个电源来进行操作，由此能够进一步减少达到高压的建立时间，并进一步减小用于在高压下充电/放电负载电容的电荷量，这对功耗有相当大的影响。因此，能够增强减小功耗的效果。结果是，可以更加有效地减少编程/程序校验操作所需的时间。而且，通过包括调整器电路，稳定从开关输出的电压。结果是，能够以高精确度控制存储单元的栅极电压，由此改善编程和读取干扰特性。
同样，控制电路根据地址信号产生用于选择每一开关的开关控制信号，且每一开关根据该开关控制信号选择要被输出到相应行解码器单元的电压。同样地，由控制电路来控制开关。
此外，多种电压至少包括第一电压和低于第一电压的第二电压。当将数据写入存储单元时，控制电路根据地址信号来产生开关控制信号，该开关控制信号用于使用于选择存储单元的一个行解码器电路输出第一电压，并使另一行解码器电路输出第二电压。
如上所述，通过包含开关，在转变到编程模式的情况下，能够仅对诸如在预定解码器块中的N-阱之类的负载电容充高电压。结果是，可以大大地减小负载电容，且减小用于在高压下充电/放电负载电容的电荷量以及功耗。而且，可以减少达到高压的建立时间。因此，能够减少编程/程序校验操作所需的时间。
此外，每一行解码器电路包括多个形成在N-阱中的PMOS晶体管。N-阱输入端子为用于将由电压升压电路产生的多种电压的任意一种施加到N-阱的端子，且升压控制电路控制该电压升压电路，以便在向存储单元写入数据之前将电压施加到N-阱输入端子。
如上所述，通过在编程/程序校验操作期间始终向N-阱电压输入端子施加在非易失性半导体存储器中使用的最大电压，能够进一步减少存储单元栅极供给电压建立时间，并进一步减小诸如冗余N-阱电容的负载电容的充电/放电电流。因此，可以实现高性能、低功耗的非易失性半导体存储器。
此外，在写入数据之前，将为多种电压中最高的第三电压施加到N-阱输入端子。同样地，通过利用电压升压电路产生现有最大电压，使得外部高压施加端子和外部施加电压控制端子变得不是必须的。因此，能够减小面积。
此外，N-阱电压变换开关选择将要输出给N-阱输入端子的电压。开关控制电路在第三电压与低于第三电压的第四电压之间切换，并使得N-阱电压变换开关输出第三或第四电压。
因此，当执行读取操作时，将低于第三电压的第四电压施加到PMOS晶体管的N-阱。通过利用上述现有电压升压电路的简单控制，能够抑制在正常读取操作期间阈值电压的增加，这是由于组成行解码器部分的PMOS晶体管的反偏压效应而导致的。结果是，提高了电流驱动能力，并实现高速读出。此外，能够在读取操作期间停止用于提供最大电压的电压升压电路，由此可以大大地减小读出时的功耗。
此外，在写入数据之前，开关控制电路控制N-阱电压变换开关以便于将第三电压施加到N-阱输入端子。当读取数据时，开关控制电路控制N-阱电压变换开关，以便于将第四电压施加给N-阱输入端子。同样，通过包含用作放电电路的降压电路和比较电路，提高了高升压电荷的下降速度。因此，能够减少读取建立时间。
此外，所述降压电路可以在开关控制电路控制N-阱电压变换开关时降低N-阱输入端子的电压，以便于施加第四电压。比较电路可以将通过降压电路降低的N-阱输入端子的电压与第四电压进行比较。当比较电路确定通过降压电路降低的N-阱输入端子的电压与第四电压相等时，开关控制电路可以控制N-阱电压变换开关，以便于将第四电压施加到N-阱输入端子。
此外，行解码器可以包括多个形成在N-阱中的PMOS晶体管和在形成于N-阱的P-阱中形成的多个NMOS晶体管。而且，负电压输入端子可以为用于将包含于由电压升压电路产生的多种电压中的至少一个负电压或接地电压经由行解码器电路施加到存储单元的控制栅极的端子。升压控制电路可以控制电压升压电路，以便于当在设置于存储单元上的电荷存储区中将电子量减小时，向负电压输入端子施加负电压。另外，所述至少一种电压可以为在读取数据时使用的电压。同样，通过构造包含于行解码器中的晶体管以便于具有所谓的三-阱结构，能够在执行擦除时向WL线施加负电压。因此，能够提高诸如存储单元MC的干扰特性和耐久特性的可靠性。
通过下面结合附图的本发明的详细描述，本发明的这些和其他目的、特征、方面和优点将变得更加显而易见。
图1是示出本发明第一实施例中的非易失性半导体存储器的结构的框图；图2是示出本发明第一实施例中的编程操作和程序校验操作的时序图；图3是示出本发明第二实施例中的非易失性半导体存储器的结构的框图；图4是示出本发明第二、第三和第四实施例中的行解码器的示例性结构的框图；图5是示出本发明第二、第三和第四实施例中的单元解码器的结构的电路图；图6是示出本发明第二实施例中的编程操作和程序校验操作的时序图；图7是示出本发明第三实施例中的非易失性半导体存储器的结构的框图；图8是示出本发明第三实施例中的读取操作的时序图；图9是示出本发明第四实施例中的非易失性半导体存储器的结构的框图；图10是示出本发明第四实施例中的示例性放电电路的电路图；图11是示出本发明第四实施例中的电平移位电路的电路结构的说明；图12是示出本发明第四实施例中的程序校验操作和读取操作的时序图；图13是示出本发明第五实施例中的非易失性半导体存储器的结构的框图；图14是示出本发明第五实施例中的行解码器的示例性结构的框图；图15是示出本发明第五实施例中的单元解码器的结构的电路图；图16是示出常规非易失性半导体存储器的结构的框图；图17是示出浮栅型存储单元阵列的等效电路图；图18是示出高压产生升压电路的结构的电路图；图19是示出低压产生升压电路的结构的电路图；图20是示出调整器电路的结构的电路图；
图21是示出在常规非易失性半导体存储器中和本发明第一实施例中使用的单元解码器的结构的电路图；和图22是示出常规非易失性半导体存储器中的编程操作和程序校验操作的时序图。
发明详述下文中，将参考附图来详细描述本发明的实施例。
图1是示出本发明第一实施例中的非易失性半导体存储器的结构的框图。在图1中，采用与这里所使用的那些相同的参考数字来表示具有图16中的相似配对物的任意组成部件，并省略其详细描述。
第一实施例的特征在于包括含有N(N为自然数)个单元开关的电压变换开关电路17，该单元开关使用两种电压高升压输出电压VPPH(＝10V)和调整器输出电压VRO(＝5.5V)作为输入，并根据开关控制信号来选择和输出两种电压的其中之一。在停止状态(STOP)或程序校验操作(PV)下，电压变换开关电路17的所有单元开关根据开关控制信号选择调整器输出电压VRO。在编程操作(Program)中，仅仅所期望的一个单元开关选择高升压输出电压VPPH，而其他单元开关选择调整器输出电压VRO。此时，将为电压变换开关电路17的输出电压的字线供给电压Vwl1至VwlN分别供给到解码器块XDEC1至XDECN。
下文中，将详细描述上述非易失性半导体存储器的操作。图2示出在编程/程序校验操作期间供给到字线WL的电压系统的时序图。首先，在停止状态(STOP)中，高压产生升压电路7、低压产生升压电路8和调整器电路9进入停止状态，且开关控制信号使电压变换开关电路17的所有单元开关选择调整器输出电压VRO。因此，字线供给电压Vwl1至VwlN与电源电压Vcc相一致。接着，当转变到编程状态(Program)时，高压产生升压电路7和低压产生升压电路8进入操作状态，高压产生升压电路7将负载电容从电源电压Vcc充电至高升压输出电压VPPH(＝10V)，而低压产生升压电路8将负载电容从电源电压Vcc充电至低升压输出电压VPPL(＝7V)。此时，在电压变换开关电路17中，仅仅一个所期望的单元开关选择高升压输出电压VPPH，由此从高压产生升压电路7观察的负载电容非常小(与常规器件相比较，约为其1/N)。因此，可以大大地减少对解码器块XDEC1充电所需的建立时间τs1(＜τ11)。
当从编程状态转变到程序校验状态(PV)时，高压产生升压电路7进入停止状态，且高升压输出电压VPPH(＝10V)放电至电源电压Vcc。此外，调整器电路9进入操作状态，且开关控制信号使电压变换开关电路17的所有单元开关选择调整器输出电压VRO。因此，将通过逐渐降低低升压输出电压VPPL(＝7V)而获得的调整器输出电压VRO(＝5.5V)供给到所有的解码器块XDEC1至XDECN。在其中不确定在上述PV操作中完成写入的情况下，转变到下一编程和PV操作。值得注意的是，将负载电容从调整器输出电压VRO(＝5.5V)开始充电。因此，在第二或稍后的编程模式中达到高升压输出电压VPPH(＝10V)的建立时间τs(＜τ1)略短于第一建立时间τs1(τs＜τs1)。下文中，重复上述编程/程序校验操作直到对所有期望的存储单元MC执行写入为止。
如上所述，根据第一实施例，通过包括电压变换开关电路17，能够利用高压来仅对诸如在预定解码器块中的N-阱的负载电容进行充电，由此大大地减小负载电容。结果是，减小在高电压下充电/放电负载电容的电荷量并减小功耗。另外，缩短达到高压的建立时间。因此，能够减少编程/程序校验操作所需的时间。同样，电压升压电路使得能够使用单个电源来操作，由此获得更大的通用性。而且，调整器电路使得能够对存储单元栅极电压进行高精确度控制，由此能够改善存储单元的读取干扰特性和可靠性。
值得注意的是，包含于本实施例的解码器块XDEC1至XDECN的每一个中的N-阱彼此隔离，且在解码器块XDEC1至XDECN中的每一个中的N-阱数量为一，或者将所述N-阱划分成多个N-阱。然而，在解码器块XDEC1至XDECN中的每一个中的被划分的N-阱数量越小，所减小的解码器块的面积就越大。
值得注意的是，在本实施例中，假设组成存储阵列1的扇区S1至SN的数量(N个扇区)与解码器块XDEC1至XDECN的数量(N个解码器块)相一致。然而，并不限于此。此外，假设单元开关的数量(N个单元开关)与解码器块XDEC1至XDECN的数量(N个解码器块)相一致，但并不限于此。
图3是示出本发明第二实施例中的非易失性半导体存储器的结构的框图。在图3中，采用与这里所使用的那些相同的参考数字来表示具有如图1中所示的第一实施例中的相似配对物的任意组成部件，并省略其详细说明。
第二实施例的特征在于设置单个N-阱电势输入端子，以便于可以将含有包含于行解码器2中的PMOS晶体管的N-阱的电压与施加到存储单元的栅极电压分开控制，并将该N-阱电压输入端子连接于高压产生升压电路7的输出端子。
如图3中所示，行解码器2具有N-阱电压输入端子，且该N-阱电压输入端子连接于高压产生升压电路7的输出端。行解码器2包括N个(N为自然数)解码器块XDEC1至XDECN，如图4中所示，解码器块XDEC1至XDECN中的每一个包括M个(M为自然数)单元解码器U1X至UMX(X＝1，2，…，N)，且将高升压输出电压VPPH经由N-阱电压输入端子输入到单元解码器U1X至UMX(X＝1，2，…，N)中的每一个。如图5中所示，单元解码器U1X至UMX(X＝1，2，…，N)中的每一个包括电平移位电路117和驱动电路18，从而可以将N-阱节点NW的电压Vnwell与字线供给电压Vwl1分开控制。
下文中，将描述本实施例的上述非易失性半导体存储器的操作。图6示出表示在编程/程序校验操作期间供给到字线WL的电压系统的时序图。首先，在停止状态(STOP)中，高压产生升压电路7、低压产生升压电路8和调整器电路9进入停止状态，且开关控制信号使电压变换开关电路17的所有单元开关选择调整器输出电压VRO。因此，字线供给电压Vwl1至VwlN与电源电压Vcc相一致。接着，当转变到编程状态(Program)时，高压产生升压电路7和低压产生升压电路8进入操作状态。在该状态下，高压产生升压电路7将负载电容从电源电压Vcc充电至高升压输出电压VPPH(＝10V)，而低压产生升压电路8将负载电容从电源电压Vcc充电至低升压输出电压VPPL(＝7V)。同时，由高升压输出电压VPPH经由N-阱电压输入端子对行解码器2的超大N-阱负载电容进行充电，且还对由电压变换开关电路17所选择的期望解码器块XDEC1的负载电容进行充电。此时，对N-阱的负载电容和解码器块XDEC1的负载电容进行充电的建立时间为τm1(τs1＜τm1＜τ11)。
当从编程状态转变到程序校验状态(PV)时，调整器电路9处于工作状态，且开关控制信号使电压变换开关电路17的所有单元开关选择调整器输出电压VRO。因此，将通过逐步降低低升压输出电压VPPL(＝7V)而获得的调整器输出电压VRO(＝5.5V)供给到所有的解码器块XDEC1至XDECN。在其中不确定在上述PV操作下完成写入的情况中，转变到下一编程和PV操作。然而，在第二或稍后的编程模式下达到高升压输出电压VPPH(＝10V)的建立时间τss显著地减小，因为行解码器2的N-阱负载电容易被充电至VPPH(＝10V)，由此，应该仅对所期望的解码器块XDEC1的负载电容进行充电。下面，重复上述编程/程序校验操作，直到对所有期望的存储单元MC执行写入为止。
如上所述，根据第二实施例，设置N-阱电压输入端子，以便于可以将含有包含于行解码器2中的PMOS晶体管的N-阱的电压与施加到存储单元的栅极电压分开控制，并将N-阱电压输入端子连接于高压产生升压电路7的输出端子。因此，可以在编程/程序校验操作期间始终将在非易失性半导体存储器中使用的最大电压施加到N-阱电压输入端子，由此消除在编程/程序校验循环期间对行解码器2的N-阱负载电容充电和放电的需求。结果是，能够进一步减少存储单元栅极供给电压的建立时间，并减小诸如冗余N-阱电容的负载电容的充电/放电电流，由此可以实现高性能且低功耗的非易失性半导体存储器。此外，通过使用现有的电压升压电路产生最大电压，消除了对外部高压施加端子和外部施加电压控制端子的需求。因此，能够减小电路面积。
值得注意的是，行解码器2设置有一个超大N-阱，在该N-阱中，形成PMOS晶体管，以消除划分N-阱的需求，由此能够减小电路面积。
图7是示出本发明第三实施例中的非易失性半导体存储器的结构的框图。在图7中，采用与这里所使用的那些相同的参考数字来表示具有如图3中所示的第二实施例中的相似配对物的任意组成部件，并省略其详细描述。
第三实施例的特征在于通过包括N-阱电压变换开关19，该N-阱电压变换开关19利用两种电压高升压输出电压VPPH和调整器输出电压VRO作为输入并根据N-阱控制信号来选择并输出两种电压的其中之一。在停止状态(STOP)和读取操作(Read)中，N-阱电压变换开关19根据N-阱控制信号选择调整器输出电压VRO。在编程(Program)/程序校验(PV)操作中，N-阱电压变换开关19选择高升压输出电压VPPH。
下文中，将详细描述本实施例的上述非易失性半导体存储器的操作。如本发明第二实施例的情况一样，在编程/程序校验操作中，根据N-阱控制信号将高升压输出电压VPPH供给到N-阱电压输入端子。因此，在第三实施例中将省略与第二实施例相同部分的描述。下文中，仅描述读取操作。在读取操作中，将1V施加到所选择的位线BL，同时将调整器输出电压VRO(＝4.5V)施加到要被读取的单元的控制栅极。此外，将0V施加于公共源极线SL。此时，通过读出放大器6来检测并放大位线电压，并经由地址/数据缓冲器5来输出读取数据DB。
图8示出表示在读取操作期间供给到字线WL的电压系统的时序图。首先，在停止状态(STOP)中，高压产生升压电路7、低压产生升压电路8和调整器电路9进入停止状态，且N-阱控制信号和开关控制信号使N-阱电压变换开关19的所有单元开关和电压变换开关电路17选择调整器输出电压VRO。因此，N-阱节点的电压Vnwell和字线电源电压Vwl1至VwlN与电源电压Vcc相一致。
当转变到读取状态(Read)时，虽然高压产生升压电路7继续处于停止状态，但低压产生升压电路8进入操作状态，并将负载电容从电源电压Vcc充电至低升压输出电压VPPL(＝7V)。此时，如图20中所示的调整器电路9也进入操作状态，模式控制信号RDB被失效，PMOS晶体管Mp2切换到导通状态，且电阻R1被禁用。同时，停止模式信号被失效而停止模式禁止信号被激活，由此开关电路13和14分别被电断开和电连接。结果是，将调整器输出电压VRO(＝4.5V)供给到N-阱电压变换开关19和电压变换开关电路17。
接着，N-阱控制信号使N-阱电压变换开关19选择调整器输出电压VRO，而开关控制信号使电压变换开关电路17选择调整器输出电压VRO。因此，N-阱节点的电压Vnwell和字线供给电压Vwl1至VwlN被充电至调整器输出电压VRO(＝4.5V)。结果是，组成如图5中所示的单元解码器的PMOS晶体管Mp3、Mp4和Mp5的源极电压和N-阱电压相同，由此防止由于衬底偏压效应而导致的阈值增加。
如上所述，根据第三实施例，通过包括N-阱电压变换开关19，该N阱电压变换开关19根据N-阱控制信号来选择两种电压高升压输出电压VPPH和调整器输出电压VRO的其中之一，并将所选择的电压供给到N-阱电压输入端子，可以获得下述效果首先，与第二实施例的情况一样，能够减少存储单元栅极供给电压建立时间，并减小诸如冗余N-阱电容的负载电容的充电/放电电流；其次，在读取操作中利用使用现有调整器电路9的简单控制，能够抑制由于组成单元解码器的PMOS晶体管的反偏压效应而导致的阈值增加。结果是，提高了电流驱动能力，并实现了高速读出。此外，能够在读取操作期间停止电压升压电路供给最大电压，由此可以大大地减小读出时的功耗。
图9是示出本发明第四实施例中的非易失性半导体存储器的结构的框图。在图9中，采用与这里所使用的那些相同的参考数字来表示具有如图7中所示的第三实施例中的相似配对物的任意组成部件，并省略其详细描述。
第四实施例的特征在于包括放电电路20。该放电电路20根据放电控制信号DEN来将调整器输出电压VRO与N-阱节点的电压Vnwell进行比较。当将N-阱节点的电压Vnwell从高升压输出电压VPPH放电至调整器输出电压VRO时，放电电路20停止放电操作，并向控制电路11输出放电确定信号RDY。
如图9中所示，根据从控制电路11输出的N-阱控制信号NW[1:0]，N-阱电压变换开关19在下述三种状态之间切换高升压输出电压VPPH选择状态、调整器输出电压VRO选择状态和非选择状态(HiZ)，在非选择状态下，不选择上述两种电压中的任何一种。特别地，当N-阱控制信号NW[1:0]为0h时，N-阱电压变换开关19选择高升压输出电压VPPH。当N-阱控制信号NW[1:0]为1h时，N-阱电压变换开关19进入非选择状态(HiZ)。当N-阱控制信号NW[1:0]为2h时，N-阱电压变换开关19选择调整器输出电压VRO。
此外，在图10中示出放电电路20的具体结构。如图10中所示，放电电路20的基本部件包括电流镜部分21、电压检测/比较部分22、检测结果放大部分23和放电部分24。电流镜部分21包括NMOS晶体管Mn14、PMOS晶体管Mp6和电阻R4。其栅极端子和漏极端子彼此连接的NMOS晶体管Mn14的源极端子固定在接地电压Vss。NMOS晶体管Mn14的栅极端子输出镜栅电压Vgm。NMOS晶体管Mn14的漏极端子连接于电阻R4的一端。电阻R4的另一端连接于PMOS晶体管Mp6的漏极端子。PMOS晶体管Mp6的源极端子和衬底端子固定在电源电压Vcc，并将放电控制信号DEN的反相信号输入到PMOS晶体管Mp6的栅极端子。
同样地，当激活放电控制信号DEN时，其中PMOS晶体管Mp6被电连接的电流镜部分21用作有10μA电流流经的电流镜电路，并将栅极电压Vgm输出到电压检测/比较部分22和放电部分24。当放电控制信号DEN被失效时，PMOS晶体管Mp6被电断开以中断DC电流。电压检测/比较部分22包括NMOS晶体管Mn15和Mn16以及PMOS晶体管Mp7和Mp8，其中NMOS晶体管Mn15和Mn16的比率与NMOS晶体管Mn14的相同。将镜栅电压Vgm输入到NMOS晶体管Mn15和Mn16的栅极端子。将NMOS晶体管Mn15和Mn16的每一个源极端子固定在接地电压Vss。NMOS晶体管Mn15的漏极端子连接于PMOS晶体管Mp7的漏极端子，该PMOS晶体管Mp7的栅极端子与漏极端子彼此连接。将调整器输出电压VRO输入到PMOS晶体管Mp7的源极端子和衬底端子。将PMOS晶体管Mp7的栅极端子连接于PMOS晶体管Mp8的栅极端子。将N-阱节点的电压Vnwell输入到PMOS晶体管Mp8的源极端子和衬底端子。PMOS晶体管Mp8的漏极端子输出检测电压VO，并连接于NMOS晶体管Mn16的漏极端子。
同样地，当激活放电控制信号DEN时，电压检测/比较部分22将N-阱节点的电压Vnwell与调整器输出电压VRO进行比较。在N-阱节点的电压Vnwell高于调整器输出电压VRO的情况下，电压检测/比较部分22输出高电平电压作为检测电压VO。在N-阱节点的电压Vnwell低于调整器输出电压VRO的情况下，电压检测/比较部分22输出低电平电压。此时，10μA的电流流经电流镜NMOS晶体管Mn15和Mn16。
检测结果放大部分23包括由NMOS晶体管Mn17和Mn18与PMOS晶体管Mp9和Mp10构成的一双输入端NOR电路以及由NMOS晶体管Mn19与PMOS晶体管Mp11构成的反相器。将N-阱节点的电压Vnwell输入到该NOR电路作为电源。将检测电压VO和放电控制禁止信号DENB输入到该NOR电路，且该NOR电路输出NOR输出电压VO1。通过将放电信号DEN的反相信号输入到电平移位电路25以将该反相信号从电源电压的幅度电平移位到N-阱节点的电压Vnwell的幅度，来获得放电控制禁止信号DENB。反相电路使用N-阱节点的电压Vnwell作为电源，并输出通过将NOR输出电压VO1反相而获得的检测结果放大输出电压VO2。
同样地，当激活放电控制信号DEN时，放电控制禁止信号DENB变成低电平，PMOS晶体管Mp10电连接，且NMOS晶体管Mn18电断开。因此，检测结果放大部分23作为反相器的两相放大电路工作，并放大检测电压VO以输出检测结果放大输出电压VO2。
另一方面，当放电控制信号DEN失效时，放电控制禁止信号DENB变为高电平。结果是，由于PMOS晶体管Mp10电断开而NMOS晶体管Mn18电连接，所以中断DC电流。放电部分24包括彼此串联连接的NMOS晶体管Mn20和Mn21。将镜栅电压Vgm输入到NMOS晶体管Mn20的栅极端子，而将接地电压Vss输入到NMOS晶体管Mn20的源极端子。将检测结果放大输出电压VO2输入到NMOS晶体管Mn21的栅极端子，而将N-阱节点的电压Vnwell输入到NMOS晶体管Mn21的漏极端子。
同样地，在放电部分24中，在当激活放电控制信号DEN时，检测结果放大输出电压VO2处于高电平的情况下，NMOS晶体管Mn20和Mn21电连接。在这种情况下，假设NMOS晶体管Mn20的比率是NMOS晶体管Mn14的50倍，则利用500μA的电流镜DC电流来对N-阱节点的电压Vnwell进行放电。在检测结果放大输出电压VO2处于低电平的情况下，NMOS晶体管Mn21电断开。因此，停止N-阱节点的电压Vnwell的放电。当停止放电时，即，当放电控制信号DEN失效时，设置NMOS晶体管Mn22以中断DC电流流向电流镜部分21、电压检测/比较部分22和放电部分24。将放电控制信号DEN的反相信号输入到NMOS晶体管Mn22的栅极端子。将NMOS晶体管Mn22的源极端子固定在接地电压Vss，并将其漏极端子连接于NMOS晶体管Mn14至Mn16以及Mn20的栅极端子。
如上所述，当激活放电控制信号DEN时，NMOS晶体管Mn22电断开。当放电控制信号DEN失效时，NMOS晶体管Mn22电连接，且将镜栅电压Vgm固定在接地电压Vss，以中断DC电流流向电流镜部分21、电压检测/比较部分22和放电部分24。此外，放电电路20输出通过反相并放大检测结果放大输出电压VO2而获得的放电确定信号RDY。
图11是如图10中所示的电平移位电路25的具体电路图。电平移位电路25包括NMOS晶体管Mn23和Mn24、PMOS晶体管Mp12和Mp13、以及非门G3。当将高电平电压输入到输入端子IN时，将输入到电压供给端子SUPPLY的电压电平输出到输出端子OUT。当将低电平电压输入到输入端子IN时，将接地电压Vss电平输出到输出端子OUT。同样地，当放电控制信号DEN失效时，放电电路20进入停止状态，且放电确定信号RDY变为低电平。在放电控制信号DEN被激活且N-阱节点的电压Vnwell高于调整器输出电压VRO的情况下，利用近似510μA的电流对N-阱节点的电压Vnwell进行放电。当N-阱节点的电压Vnwell低于调整器输出电压VRO时，停止放电操作，且放电确定信号RDY变为高电平。
下面，将详细描述本实施例的上述非易失性半导体存储器的操作。图12示出用于描述当从程序校验操作(PV)转变为读取操作(Read)时N-阱节点的电压Vnwell的放电操作的时序图。首先，在程序校验状态(PV)中，高压产生升压电路7、低压产生升压电路8和调整器电路9进入操作状态，且控制电路11输出0h作为N-阱控制信号NW[1:0]。因此，N-阱电压变换开关19选择高升压输出电压VPPH(＝10V)，且N-阱节点的电压Vnwell变为10V。此时，模式控制信号RDB变为高电平，且调整器电路9输出VRO＝5.5V。另一方面，放电控制信号DEN保持低电平。因此，不执行N-阱节点的电压Vnwell的放电操作，且放电确定信号RDY保持低电平。结果是，程序校验操作(PV)与本发明第三实施例相同，因此省略其详细描述。
接着，当在完成程序校验之后从程序校验状态(PV)转变到读取准备状态(Read_Ready)时，高压产生升压电路7首先进入停止状态，将高升压输出电压VPPH(10V)放电至电源电压Vcc，且控制电路11输出1h作为N-阱控制信号NW[1:0]。因此，N-阱电压变换开关19进入非选择状态(HiZ)。此时，模式控制信号RDB变为低电平，且调整器电路9输出VRO＝4.5V。
另一方面，放电控制信号DEN变为高电平，且由于N-阱节点的电压Vnwell(＝10V)高于调整器输出电压VRO(＝5.5V)，所以将N-阱节点的电压Vnwell放电至调整器输出电压VRO(＝4.5V)。在完成放电之后，放电确定信号RDY变为高电平。在接收到上述放电确定信号RDY后，控制电路11将放电控制信号DEN降低至低电平。结果是，放电电路20进入停止状态，且放电确定信号RDY变为低电平。通过利用放电确定信号RDY的下降沿作为触发，控制电路11输出2h作为N-阱控制信号NW[1:0]，且N-阱电压变换开关19选择调整器输出电压VRO(＝4.5V)。因此，将稳定的电压(4.5V)作为N-阱节点的电压Vnwell来供给，并从读取准备状态(Read_Ready)转变为读取操作(Read)。这里，本实施例的读取操作(Read)与本发明第三实施例相同，且省略其详细描述。
如上所述，根据第四实施例，可以实现与第三实施例相同的效果。另外，通过包括用于根据放电控制信号DEN来将调整器输出电压VRO与N-阱节点的电压Vnwell相比较并将N-阱节点的电压Vnwell从高升压输出电压VPPH放电至调整器输出电压VRO的放电电路20，可以提高高升压电荷的下降速度。结果是，能够减少读取建立时间。
图13是示出本发明第五实施例中的非易失性半导体存储器的结构的方框图。在图13中，采用与这里所使用的那些相同的参考数字来表示具有如图7中所示的第二实施例中的相似配对物的任意组成部件，并省略其详细描述。
第五实施例的特征在于组成行解码器2的解码器块XDEC1至XDECN中的每一个包括多个包含于N-阱中的多个PMOS晶体管和多个包含于设置在N-阱中的P-阱中的NMOS晶体管。即，第五实施例的特征在于采用具有三阱结构的行解码器2。
如图13中所示，设置负电压变换开关电路26。负电压变换开关电路26包括N(N为自然数)个单元开关，该N个开关利用两种电压从负电压产生升压电路(未示出)或负电压外部施加端子(未示出)输入到例如负电压输入端子的负电压VNG(＝-8V)和接地电压Vss作为输入，且根据负电压控制信号来选择和输出两种电压的其中之一。在擦除操作中，根据负电压控制信号，负电压变换开关电路26仅使一个所期望的单元开关选择负电压VNG，而其它单元开关选择接地电压Vss。在其它操作状态下，根据负电压控制信号，所有单元开关选择接地电压Vss。此时，将作为负电压变换开关电路26的输出电压的未被选择的字线电压VNG1至VNGN分别供给到解码器块XDEC1至XDECN。
行解码器2包括单元解码器U1X至UMX(X＝1，2，…，N)，如图14中所示，且将未被选择的字线电压VNGX(X＝1，2，…，N)分别输入到单元解码器U1X至UMX(X＝1，2，…，N)。如图15中所示，单元解码器U1X至UMX(X＝1，2，…，N)中的每一个具有三-阱结构，且包括共用一个公共N-阱的NMOS晶体管Mn25至Mn27和PMOS晶体管Mp3至Mp5、以及非门G2。通过重新构造如图5中所示的电平移位电路117来获得电平移位电路27，以便于电平移位电路27具有三-阱结构。通过重新构造如图5中所示的驱动电路18来获得驱动电路28，以便于驱动电路28具有三-阱结构，并将接地电压Vss改变为未被选择的字线电压VNG1。
因此，在擦除操作中，通过该擦除操作将负电压施加到字线WL，负电压变换开关电路26仅向所期望的未被选择的字线电压VNG1供给负电压VNG(＝-8V)，并向其它未被选择的字线电压VNG2至VNGN供给接地电压Vss。因此，使所有单元解码器U1X至UMX(X＝1，2，…，N)进入未选择状态，并将未被选择的字线电压VNG1(＝-8V)和VNG2至VNGN(＝0V)施加到存储单元MC的控制栅极，该存储单元MC的控制栅极连接于与未被选择的字线电压VNG1至VNGN相应的扇区SX(X＝1至N)的字线WL。
下面，将描述本实施例的上述非易失性半导体存储器的操作。在数据擦除操作中，根据扇区S1的地址AD的输入，将未被选择的字线电压VNG1(＝-8V)作为字线WL电压施加到扇区S1的存储单元MC的控制栅极，并将0V施加到其它扇区S2至SN的字线WL。此时，将5V施加到所有的位线BL，且公共源极线SL变为高阻抗。结果是，对扇区S1的所有存储单元MC执行擦除，该扇区S1连接于向其施加有负电压的字线WL，并设置有漏极端子，经由位线BL向该漏极端子施加5V，浮置栅极的电子量减小，且存储单元MC的阈值沿负方向减小。
电源电路和解码器2的具体操作如下如图13中所示的高压产生升压电路7、低压产生升压电路8和调整器电路9进入停止状态，且高升压输出电压VPPH和调整器输出电压VRO与电源电压Vcc相一致，并将其供给到电压变换开关电路17和N-阱电压变换开关19。接着，在电压变换开关电路17中，根据从控制电路11供给的开关控制信号来选择调整器输出电压VRO(＝Vcc)，并将其作为字线供给电压Vwl1至VwlN供给到行解码器2的所有解码器块XDEC1至XDECN。同时，在N-阱电压变换开关19中，根据从控制电路11供给的N-阱控制信号来选择调调整器输出电压VRO(＝Vcc)，并将该调整器输出电压VRO(＝Vcc)施加到行解码器2的N-阱电压输入端。此时，根据负电压控制信号，负电压变换开关电路26仅向所期望的未被选择的字线VNG1供给负电压VNG(＝-8V)，并向其它未被选择的字线电压VNG2至VNGN供给接地电压Vss。因此，使所有单元解码器U1X至UMX(X＝1，2，…，N)进入未选择状态，且将未被选择的字线电压VNG1(＝-8V)施加到连接于扇区S1的字线WL的存储单元MC的控制栅极，而将未被选择的字线电压VNG2至VNGN(＝0V)施加到连接于与未被选择的字线电压VNG2至VNGN相应的扇区S2至SN的字线WL的存储单元MC的控制栅极。结果是，对扇区S1的所有存储单元MC执行擦除。
如上所述，根据第五实施例，可以实现与第三实施例相同的效果。另外，通过使用包含于N-阱中的多个PMOS晶体管和包含于设置在N-阱中的P阱内的多个NMOS晶体管来构造组成行解码器2的解码器块XDEC1至XDECN中的每一个，能够在执行擦除时向字线WL施加负电压。结果是，与通过仅利用正电压来执行擦除的情况相比较，能够提高存储单元MC的可靠性，例如干扰特性和耐久特性。
值得注意的是，在本实施例中，假设组成存储阵列1的扇区S1至SN(N个扇区)的数量与未被选择的字线电压VNG1至VNGN(N个未被选择的字线电压)的数量相一致。然而，不限于此。
如上所述，根据本发明的非易失性半导体存储器具有减少编程/程序校验操作所需的时间同时减小功耗的效果。例如，作为具有存储单元阵列的非易失性半导体存储器，根据本发明的非易失性半导体存储器是有用的，在该存储单元阵列中，将多个存储单元按照矩阵的形式设置并将其划分成多个扇区。
虽然已经详细地描述了本发明，但是前述说明在各方面仅是示例性的而并非限制性的。应该理解在不脱离本发明的范围下可以构想出大量其它的修改和变形。
权利要求
1.一种非易失性半导体存储器，包括存储单元阵列，在该阵列中，将多个存储单元按照矩阵形式设置并将其划分成多个扇区；多个行解码器电路，将所述多个行解码器电路中的每一个行解码器电路设置成使其与该存储单元阵列的每一扇区相对应，用于根据外部输入的地址信号来选择包含于相应扇区中的存储单元；多个开关，其被设置成使其与所述多个行解码器电路相对应，从而使得每一开关可用于分别选择向其供给的多种电压中的任意一种并将该任意一种电压向相应的行解码器电路输出；电压升压电路，用于通过升压电源电压来产生多种电压；和调整器电路，用于逐步降低通过该电压升压电路产生的多种电压中的至少一种，以稳定电压值，并将最终的电压输出到该每一个开关，其中该行解码器电路通过利用从相应开关输出的电压来选择存储单元。
2.根据权利要求1的非易失性半导体存储器，还包括控制电路，用于根据所述地址信号产生用于选择每一开关的开关控制信号，其中每一开关根据该开关控制信号选择要向相应的行解码器电路输出的电压。
3.根据权利要求2的非易失性半导体存储器，其中所述多种电压至少包括第一电压和低于第一电压的第二电压，且当向存储单元写入数据时，所述控制电路根据所述地址信号产生所述开关控制信号，该开关控制信号用于使用来选择该存储单元的行解码器电路输出第一电压，而使其它行解码器电路输出第二电压。
4.根据权利要求1的非易失性半导体存储器，其中每一行解码器电路包括形成在N-阱中的多个PMOS晶体管；且所述非易失性半导体存储器还包括N-阱输入端子，用于将通过所述电压升压电路产生的多种电压中的任意一种电压施加到该N-阱；和升压控制电路，用于控制所述电压升压电路以便于在向存储单元写入数据之前将电压施加到该N-阱输入端子。
5.根据权利要求4的非易失性半导体存储器，其中在写入数据之前，将作为所述多种电压中最高电压的第三电压施加到所述N-阱输入端子。
6.根据权利要求5的非易失性半导体存储器，还包括N-阱电压变换开关，用于选择要输出到所述N-阱输入端子的电压；和开关控制电路，用于在所述第三电压与低于第三电压的第四电压之间切换，并使该N-阱电压变换开关输出所述第三或第四电压。
7.根据权利要求6的非易失性半导体存储器，其中在写入数据之前，所述开关控制电路控制所述N-阱电压变换开关以便于将所述第三电压施加于所述N-阱输入端子，且当读取数据时，所述开关控制电路控制所述N-阱电压变换开关以便于将所述第四电压施加于所述N-阱输入端子。
8.根据权利要求7的非易失性半导体存储器，还包括降压电路，用于在所述开关控制电路控制所述N-阱电压变换开关时降低该N-阱输入端子的电压以便于施加所述第四电压；和比较电路，用于将由该降压电路降低的所述N-阱输入端子的电压与所述第四电压进行比较，其中当该比较电路确定由该降压电路降低的所述N-阱输入端子的电压与所述第四电压相等时，所述开关控制电路控制所述N-阱电压变换开关以便于将所述第四电压施加于所述N-阱输入端子。
9.根据权利要求1的非易失性半导体存储器，其中所述行解码器包括多个形成在N阱中的PMOS晶体管；和多个形成在设置于N-阱中的P-阱内的NMOS晶体管。
10.根据权利要求9的非易失性半导体存储器，还包括负电压输入端子，用于将包含于由所述电压升压电路产生的多种电压的至少一种负电压或接地电压经由所述行解码器电路施加到所述存储单元的控制栅极；和升压控制电路，用于控制所述电压升压电路，以便于当在设置于所述存储单元上的电荷存储区中减小电子量时，将负电压施加于负电压输入端子。
11.根据权利要求1的非易失性半导体存储器，其中所述至少一种电压为在读取数据时使用的电压。
全文摘要
构成电压变换开关电路(17)的多个开关供给有多种电压，且被设置成与多个行解码器(2)相对应，以便于每一开关可以分别选择该多种电压中的任意一种并将其输出到相应的行解码器(2)。电压升压电路(7，8)通过升压电源电压来产生该多种电压。调整器电路(9)降低由电压升压电路(7，8)产生的多种电压中的至少一种以稳定电压值，并将最终的电压输出到每一开关。每一行解码器(2)通过利用从相应的开关输出的电压来选择存储单元。因此，能够减少编程/程序校验操作所需的时间同时减小功耗。
文档编号G11C16/06GK1677572SQ20051006007
公开日2005年10月5日 申请日期2005年3月31日 优先权日2004年3月31日
发明者河合贤, 圆山敬史 申请人:松下电器产业株式会社