专利名称：半导体存储器装置，存取架构以及其操作的方法
技术领域：
本发明是有关于一种系统及方法，特别是有关于一种系统及方法，适用于半导体存储器的高速存取架构。
背景技术：
互补式金属氧化物半导体(Complementary Metal-OxideSemiconductor，CMOS)技术为现今超大规模集成电路(Ultra-Large Scale Integrate，ULSI)的制造中常用的半导体技术。ULSI电路一般包括储存数据的存储器装置。
图1是表示一般存储器装置的基本架构图。许多存储器装置具有与存储器装置100相同的架构，例如，静态随机存取存储器(Static Random Access Memory)以及动态随机存取存储器(Dynamic Random Access Memory)等等。在存储器装置100旁边的外部装置104透过存储器控制器102的接口，将数据自存储器装置100中读出以及将数据写入至存储器装置100。存储器控制器102接着操作在存储器装置100内的装置，包括列(row)译码器101及行(column)译码器106，以自存储单元阵列108的存储单元112读取差动信号数据及将差动信号数据写入至存储单元阵列108的存储单元112。例如为SRAM晶片的存储器装置，具有图1中包括存储单元112的存储器架构，存储单元112可以为如图2的六个晶体管SRAM存储单元。例如为DRAM晶片的存储器装置具有图1中包括存储单元112的存储器架构，存储单元112可以为如图3的DRAM存储单元。
存储器装置100的存储单元阵列108一般需要数以百万计、或是更多的存储单元112，其配置在多列107及多行109。在图1中，重复的元件包括列107、行109、以及配置在列107与行109的存储单元112，则以重复点状“…”表示。
存储器控制器102选择性地控制数据总线114以自存储单元阵列108的存储单元112读取数据，以及将数据写入至存储单元阵列108的存储单元112。数据总线114一般具有至少两电路，彼此以一或多个导线连接。在图1中，现有数据总线114包括写入驱动器116及读取放大器111，此两者透过位元线BL及BLB耦接至存储单元阵列112中一行109的存储单元112。位元线BL及BLB沿着一行109的多个存储单元112的整个长度延伸，且耦接在每一存储单元112中存取控制晶体管。
其中在数据总线上差动信号的强度会取决于数据总线的负载量。图4表示负载量小的数据总线BLB1(未显示)上的电压波形VBLB1。图4也表示负载量大的数据总线线BLB2(未显示)上的电压波形VBLB2。此两波形VBLB1及VBLB2在时间t0开始朝向0V变化，且分别在时间t1及t2到达转换门坎电压Vdd/2。负载量大的数据总线BLB2的电压波形VBLB2在时间t0开始缓慢地朝向0V减少，且在时间t2到达转换门坎电压Vdd/2，时间t2比电压波形VBLB1到达相同转换门坎电压Vdd/2的时间t1要来得晚。在电压波形VBLB1与VBLB2到达转换门坎电压Vdd/2所需的时间的差异，是负载大的数据总线BLB2所造成的延迟tΔ。具有高负载量(例如图4电压波形VBLB2)的总线，将严重延缓存取时间。
因此，需要一种高速存取架构及方法，以符合高速存储器需求，这种高速存取架构及方法，特别适用于大容量存储器装置。
发明内容
本发明提出一种半导体存储器装置，其包括第一装置、第二装置、以及存储单元。第一装置耦接多个第一导线，用以在第一导线上产生小幅差动信号。第二装置，透过第一导线耦接第一装置。存储单元透过多个第二导线耦接第二装置，用以感应在第一导线上的小幅差动信号，以及根据小幅差动信号以在第二导线上产生全幅信号，并储存该信号的电位至存储单元。
本发明所述的半导体存储器装置，该第一装置包括一写入驱动器，且该第二装置包括一写入缓冲器。
本发明所述的半导体存储器装置，该等第一导线包括两条导线，且该等第二导线包括两条导线。
本发明所述的半导体存储器装置，该等第一导线包括四条导线，且该等第二导线包括两条导线。
本发明所述的半导体存储器装置，更包括一第三装置，耦接该等第二导线；以及一第四装置，透过该等第一导线耦接该第三装置。
本发明所述的半导体存储器装置，该等第一导线，该第一装置，该第二装置，该第三装置，以及该第四装置形成一广域双向总线；以及该等第二导线，该第二装置，该第三装置，以及该存储单元形成一区域双向总线。
本发明所述的半导体存储器装置，该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
本发明所述的半导体存储器装置，更包括一第三装置，透过该等第二导线耦接该存储单元，用以感应在该等第二导线上的一小幅差动信号，以及根据该小幅差动信号以在该等第一导线上产生该另一小幅差动信号。
本发明所述的半导体存储器装置，更包括一第四装置，透过该等第一导线耦接该第三装置。
本发明所述的半导体存储器装置，该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
本发明所述的半导体存储器装置，更包括静态随机存取存储器(SRAM)的存储单元。
本发明所述的半导体存储器装置，更包括动态随机存取存储器(DRAM)的存储单元。
本发明所述的半导体存储器装置，更包括数据闩锁(DataLatch)。
本发明所述的半导体存储器装置，更包括一接口缓冲器，用以连接该存储器装置的外部装置。
本发明更提出一种半导体存储器存取架构，包括第一装置、第二装置、存储单元及第三装置。第一装置耦接一对第一导线，用以在第一导线上产生一第一小幅差动信号。第二装置透过第一导线耦接第一装置，用以感应在第一导线上的第一小幅差动信号且在一对第二导线上产生全幅信号。存储单元透过第二导线耦接第二装置，用以储存该全幅信号的电位至存储单元，且存储单元可在第二导线上产生第二小幅差动信号。以及，第三装置透过第二导线耦接存储单元，用以根据感应在第二导线上的第二小幅差动信号，而在一对第三导线上产生第三小幅差动信号。第三装置透过一对第三导线连接至第四装置。
本发明所述的半导体存储器存取架构，该第一装置包括一写入驱动器，该第二装置包括一写入缓冲器，该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
本发明另提出一种半导体存储器存取架构，包括第一装置、第二装置、存储单元及第三装置。第一装置耦接一对第一导线，用以在第一导线上产生第一小幅差动信号。第二装置透过第一导线耦接第一装置，用以感应在等第一导线上的第一小幅差动信号且在一对第二导线上产生全幅信号。存储单元透过第二导线耦接第二装置，用以储存该全幅信号的电位至存储单元，且存储单元可在第二导线上产生第二小幅差动信号。第三装置透过第二导线耦接存储单元，用以根据感应在第二导线上的第二小幅差动信号，而在第三导线上产生一第三小幅差动信号，其中，第三装置透过第一导线连接至第四装置及第一装置。
本发明所述的半导体存储器存取架构，该第一装置包括一写入驱动器，该第二装置包括一写入缓冲器，该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
本发明提出一种存储器装置操作的方法，首先，在第一数据总线上产生小幅差动信号。接着根据侦测小幅差动信号，在第二数据总线上产生全幅信号，其中，第二数据总线耦接一群组的多个存储单元。
本发明更提出一种存储器装置操作的方法。
首先，写入一第一存储单元。此写入第一存储单元的步骤包括，在一对第一导线产生第一小幅差动信号，其中，第一小幅差动信号由写入驱动器所产生，且写入驱动器透过第一导线耦接至第一传送缓冲器；感应在第一导线上的第一小幅差动信号且根据第一小幅差动信号而在一对第二导线上产生第一全幅信号，其中，第二导线将第一传送缓冲器耦接至第一存储单元；以及将第一全幅信号的电位储存在第一存储单元。接着，读取自第二存储单元，其中，此读取自第二存储单元的步骤包括在一对第三导线上产生第二小幅差动信号，其中，第二小幅差动信号由第二存储单元所产生，且第二存储单元透过第三导线耦接至第二传送缓冲器；感应在第三导线上的第二小幅差动信号且根据第二小幅差动信号而在一对第四导线上产生第三小幅差动信号，其中，第四导线将读取放大器耦接至第二传送缓冲器。此写入至第一存储单元的步骤及此读取自第二存储单元的步骤在时间上独立地执行。
本发明所述半导体存储器装置，存取架构以及其操作的方法，可提高元件运行速度，且特别适用于大容量存储器装置。
图1表示现有存储器装置的架构；图2表示现有六-晶体管SRAM存储单元的架构；图3表示现有DRAM存储单元的架构；图4表示说明在具有高寄生电容负载的导线上信号传送转换的波形图；图5a表示本发明第一实施例的广域数据总线的架构；图5b表示本发明第一实施例的区域数据总线的架构；图5c表示本发明第一实施例的数据总线的架构；图5d表示图5b及图5c中存储单元的架构；图6表示本发明第一实施例的传送缓冲器的架构；图7表示全幅信号及小幅差动信号的波形；图8a表示本发明第一实施例的SRAM装置的架构；图8b表示本发明第一实施例中广域总线一部分的第一单向总线的架构；图8c表示本发明第一实施例中广域总线一部分的第二单向总线的架构；图8d表示本发明第一实施例中第一及第二单向总线所形成的广域数据总线的架构；图8e表示本发明第一实施例包含传送缓冲器架构的SRAM装置的架构；图9表示本发明第一实施例中SRAM装置的读取及写入操作的波形图；图10表示本发明第二实施例的SRAM装置的架构；图11表示本发明第一实施例的读取及写入操作的波形图；
图12a表示在本发明第一实施例的数据总线上于写入顺序期间，在广域位元线及区域位元线的信号转换的波形图；图12b表示在现有数据总线上于写入顺序期间，在位元线的信号转换的波形图；图13a表示本发明第三实施例的存储器装置；图13b表示根据第三实施例的DRAM存储单元的架构；图13c表示根据图13a包括DRAM位元单元及感应放大器的架构；图13d根据表示图13c DRAM常用的感应放大器的架构。
具体实施例方式
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下。
参阅图5a至图5c，图5a的广域数据总线200及图5b的一或多个区域数据总线215架构可结合以形成图5c的数据总线219。参阅图5a，广域数据总线200包括在驱动器/放大器方块210的写入驱动器216以及读取放大器211，驱动器/放大器方块210透过传送媒介213连接至任何数量的传送缓冲器220。图5a的广域数据总线200的传送媒介213为两条导线或者为四条导线为较佳。传送媒介213可以为任何数量的导线对，举例来说，可以是一根导线、奇数根导线、或是偶数根导线。图5a的架构刻意地没有显示传送缓冲器220与传送媒介213间的特定连接方式，或者写入驱动器216及读取放大器211与传送媒介213间的特定连接。这是因为，本实施例中，在传送媒介213、传送缓冲器220、读取放大器211、与写入驱动器216间有多种连接配置。一或多个传送缓冲器220可以为接口缓冲器，用以将外部装置连接至具有广域数据总线200的存储器装置。
图5b的区域数据总线215包括传送缓冲器220及任何数量的存储单元212。存储单元212的一实施例为图5d的静态随机存取存储器(Static Random Access Memory，SRAM)存储单元。图5b的四个存储单元212代表存储单元群组221。为使得在传送媒介217上存储单元的累积电容够小，以适当地允许快速信号转换，需仔细地来选择在存储单元群组221内的存储单元212数量。区域数据总线215的传送媒介217以具有两连接的导线为最佳，以形成双向总线。二者则一地，传送媒介217可以包括任何数量的导线，且具有在传送缓冲器220与存储单元212间的任何连接配置。
图6表示传送缓冲器220的架构图。传送缓冲器220具有写入缓冲器224及读取缓冲器222。读取缓冲器222具有两输入端Rin1及Rin2以及两输出端Rout1及Rout2。写入缓冲器224具有两输入端Win1及Win2以及两输出端Wout1及Wout2。
传送缓冲器220也包括连接至读取缓冲器222的读取转换致能(Read Transfer Enable，RTE)导线以及连接至写入缓冲器224的写入转换致能(Write Transfer Enable，WTE)导线。RTE导线及WTE导线载有转换致能信号。当WTE导线上的转换致能信号转换时，写入缓冲器224则被致能而处于操作状态，借此选择性地对在输入端Win1及Win2上的信号反应。当RTE导线上的转换致能信号转换时，读取缓冲器222则被致能而处于操作状态，借此选择性地对在输入端Rin1及Rin2上的信号反应。
当写入缓冲器224处于操作状态时，其根据在输入端Win1及Win2上的小摆幅(small swing)差动信号，而在其输出端Wout1及Wout2产生完全摆幅(full swing)信号。当读取缓冲器222处于操作状态时，其根据在输入端Rin1及Rin2上的小幅差动信号，而在其输出端Rout1及Rout2产生小幅差动信号。
图7是表示小幅差动信号226及全幅信号228的示意图。图7的小幅差动信号226在时间t0-7自电压VDD开始转变，而于时间t1-7到达大约为VDD的70％的稳定电压。在本发明实施例中，小幅差动信号的电压位准可以自电压VDD转变为介于电压VDD与0V间的稳定电压位准。举例来说，小幅差动信号大约为电压VDD的25％、电压VDD的50％、或是电压VDD的75％。与小幅差动信号226比照之下，全幅信号228在时间t0-7自电压VDD开始转变，而于时间t2-7到达接地电压GND，例如0V。图7的波形说明了，全幅信号比小幅差动信号需要较长的时间以到达稳定的电压。
这里需注意的是，小幅差动信号不同于出现在区域及广域数据总线传送媒介的电压降或其它非期望的电压情况。非期望的电压状况导致在导线的电压，在任何时间及相对短期间内下降至电压VDD的某一百分比。对比之下，在此技艺中已知小幅差动信号特性，例如上升时间、下降时间、以及稳定电压位准。此外，这里另需注意的是，虽然本发明的存储器装置被制造而具有期望的小摆幅电压位准，可得知，完成品的实际电压位准不会为期望的电压位准。确切地说，完成品的小摆幅电压位准一般在期望的位准范围内，例如在±5％之间、在±10％之间、及在±30％之间等等。完成品的小摆幅电压位准是依据不同的因素，例如温度变化、制造程序变化、以及电压源变化等等。
图8a是表示根据本发明的第一实施例的SRAM装置架构。SRAM装置232为在晶片系统(System On a Chip，SOC)的SRAM电路，或是在计算器中SRAM晶片的一部分。此实施例的数据总线230包括一对广域数据总线233，其是关于广域读取及广域写入的功能。广域数据总线233包括四条导线GWBB、GWB、GRB、及GRBB。传送缓冲器220连接至转换致能信号缓冲器203。转换致能信号缓冲器203在列(row)译码器201。SRAM装置232还包括存储器控制器202、存储单元阵列208、行(column)译码器206。此外，外部装置204配置于SRAM装置232的外部。
广域数据总线233也可具有两独立总线。广域数据总线233包括图8b的单向写入总线234以及图8c的单向读取总线236。单向写入总线234包括导线GWBB及GWB，其将写入驱动器216连接至传送缓冲器220。单向读取总线236包括导线GRBB及GRB，其将读取放大器211连接至传送缓冲器220。图8a、图8d、及图8e中的广域数据总线233是通过组合图8b的单向写入总线234以及图8c的单向读取总线236而形成，如图8d。
由于本发明第一实施例的传送缓冲器220的适用，使得广域数据总线233的单向写入总线234及单向读取总线236可以独立操作。单向读取总线236可将数据由传送缓冲器220传送至读取放大器211，且同时，来自写入驱动器216的数据在单向写入总线234上传送至传送缓冲器220。因此，分开的数据读取总线及数据写入总线可允许存储器装置在同时间上，以不同的区域数据总线，对存储单元执行读取及写入。然而，假使数据总线正由读取及写入共用，在同时间只有一个被允许以在总线上传送数据。因此，存储器装置232执行冲突逻辑功能(未显示)，其可防止读取操作与写入操作于同时间，对在同一区域数据总线上的存储单元212执行。
参阅图8a，在行209的多个存储单元212分为一组且配置在区域数据总线215。在一列上，区域数据总线215重复任何次数，以点“…”表示。每一区域数据总线215具有传送缓冲器220，透过两交叉耦接导线LDB及LDBB耦接至一群组的存储单元212。
本发明第一实施例中，数据总线230的读取操作及写入操作将透过图8e及图9来说明。图8e是表示图8a的SRAM存储装置232，其包含传送缓冲器220内容。图9是表示第一实施例的读取操作240及写入操作238的电压波形图。字符线WL1在读取操作240中被施加至电压VDD。在转换致能导线TE1的转换致能信号被施加电压而由0V改变至电压VDD。将字符线WL1施加至电压VDD，导致存储单元212a在区域数据总线传送导线LDBB1及LDB1上产生小幅差动信号。在导线LDBB1的小幅差动信号由电压VDD转换至稳定小摆幅振幅SS1。根据感应转换致能信号已在导线TE1中被致能，以及根据感应在导线LDBB1及LDB1上的小幅差动信号，传送缓冲器220a的读取缓冲器222a，在广域数据传送导线GRB及GRBB上产生相似的小幅差动信号。读取放大器211检测在导线GRB及GRBB上的小幅差动信号，并传送信号以做进一步程序。
在第一实施例中，写入操作238在与读取操作240相同的时间下发生。写入驱动器216在单向写入总线传送导线GWB及GWBB上产生小幅差动信号。在转换致能导线TE2的转换致能信号被驱动。根据感应转换致能信号被致能，以及根据感应在导线GWB及GWBB上的小幅差动信号，传送缓冲器220b的写入缓冲器224b，在区域数据传送导线LDBB2及LDB2上产生全幅信号。施加字符线WL2至电压VDD，导致存储单元212b储存在导线LDBB2及LDB2上的全幅信号。
图10表示本发明第二实施例的SRAM装置242。数据总线248包括广域数据总线250以及具有交叉耦接导线GDB及GDBB传送媒介。导线GDB及GDBB连接读取放大器211、写入驱动器216、及任何数量的传送缓冲器220，以形成广域数据总线250。图10表示传送缓冲器220及220c的内容架构。广域数据总线250透过传送缓冲器220c耦接至区域数据总线215c。
图11是表示第二实施例的读取操作244及写入操作246的电压波形图。再次参阅图10，由于广域数据总线250为单向，读取操作244及写入操作246必须相继地发生。开始于时间t0-11的第一操作为写入操作246。写入驱动器216在广域数据总线传送导线GDB及GDBB上产生小幅差动信号。转换致能信号通过将在转换致能导线TE4上的电压由0V切换至电压VDD而被致能。根据感应在导线GDB及GDBB的小幅差动信号，以及根据感应转换致能信号已在导线TE4被致能，传送缓冲器220c的写入缓冲器224c在导线LDB及LDBB上产生全幅信号。存储器控制器202通过将在字符线WL3上的电压自0V切换至电压VDD，以致能字符线WL3。存储单元212c感应在字符线WL3的电压已提升致电压VDD，且在时间t1-11储存全幅信号的电位。在时间t1-11后且在时间t2-11前，导线GDB及GDBB、字符线WL3、导线TE4、及导线LDB及LDBB返回至预设状态。
在时间t2-11，执行在第二实施例中数据总线248的读取操作244。控制器202通过将在字符线WL3上的电压由0V切换至电压VDD，而致能接至存储单元212c的字符线WL3。存储单元212c在导线LDB及LDBB上产生小幅差动信号，此小幅差动信号与储存于存储单元212c的值相等。在导线TE3上的转换致能信号被致能，因此导致在传送缓冲器220c的读取缓冲器222c进入至操作状态。读取缓冲器222c感应在导线LDB及LDBB上的小幅差动信号，且在导线GDB及GDBB上产生小幅差动信号。在时间t3-11，读取放大器211感应在导线GDB及GDBB上的小幅差动信号，并传送信号以做进一步程序。
在本发明的实施例中，在每一传送缓冲器的写入缓冲器，通过减少将信号由写入驱动器传送至每一存储单元所需时间，而提供增加的存储器速度。图12a表示实施例中传送至存储单元的写入信号。写入驱动器在广域传送导线上产生小幅差动信号252。小幅差动信号大约在时间t1-12a上，达到在传送缓冲器内已驱动的写入驱动器的切换门坎电压。根据小幅差动信号252，写入缓冲器在区域传送导线上产生全幅信号。在时间t2-12a上，此信号写入至存储单元。与图12a中写入顺序比照下，图12b表示现有架构的存储器写入顺序。在时间t0-12b上，写入驱动器在直接连接一列存储单元的位元线，产生全幅信号。存储单元的沉重电容负载导致信号254转换缓慢，且数据不会储存至存储单元，直到时间t3-12b。图12a及图12b表示对于写入操作，如何使用在数据总线上的小幅差动信号，而可提供存储器装置控制器对于存储单元的快速存取。
图13a是表示本发明第三实施例，其包括在存储器装置的数据总线260。数据闩锁212(有时也称作存储单元)通过交叉耦合导线LDB及LDBB而连接至传送缓冲器220，以形成在行209的区域数据总线262。在行209的区域数据总线262的重复点“…”，表示区域数据总线262在行209中重复任何次数。数据闩锁212的一例子是如图13b的DRAM位元单元。数据闩锁212的另一例子是可以为感应放大器，耦接多个DRAM位元单元，如图13c所示。图13d表示图13c的感应放大器架构。在第三实施例中，数据存取的高速架构使用于DRAM存储器装置。此架构如以下所述。DRAM位元单元通过一对位元线BL及BLB而连接至感应放大器。感应放大器通过一对区域数据总线LDB及LDBB连接至传送缓冲器220。传送缓冲器220通过广域数据总线GDB及GDBB连接至写入驱动器216及读取放大器211。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。
附图中符号的简单说明如下100存储器装置101列译码器102存储器控制器104外部装置106行译码器107列108存储单元阵列109行112存储单元114数据总线BL、BLB位元线WL资料线200广域数据总线210驱动器/放大器方块211读取放大器212存储单元213传送媒介215区域数据总线216写入驱动器217传送媒介219数据总线220传送缓冲器221存储单元群组222读取缓冲器224写入缓冲器
Rin1、Rin2、Win1、Win2输入端Rout1、Rout2、Wout1、Wout2输出端201列译码器202存储器控制器203转换致能信号缓冲器204外部装置206行译码器208存储单元阵列209行230数据总线232SRAM存储装置233广域数据总线234单向写入总线236单向读取总线212a、212b存储单元215a、215b区域数据总线220a、220b传送缓冲器222a、222b读取缓冲器224a、224b写入缓冲器238写入操作240读取操作212c存储单元215c区域数据总线220c传送缓冲器222c读取缓冲器224c写入缓冲器242SRAM装置
248数据总线250广域数据总线244读取操作246写入操作260数据总线262区域数据总线
权利要求
1.一种半导体存储器装置，所述半导体存储器装置包括一第一装置，耦接多个第一导线，用以在该第一导线上产生一小幅差动信号；一第二装置，透过该第一导线，耦接该第一装置；以及一存储单元，透过多个第二导线耦接该第二装置，第二装置用以感应在该第一导线上的该小幅差动信号，以及根据该小幅差动信号以在该第二导线上产生一全幅信号，并储存该全幅信号的电位至存储单元。
2.根据权利要求1所述的半导体存储器装置，其特征在于该第一装置包括一写入驱动器，且该第二装置包括一写入缓冲器。
3.根据权利要求1所述的半导体存储器装置，其特征在于该第一导线包括两条导线，且该第二导线包括两条导线。
4.根据权利要求1所述的半导体存储器装置，其特征在于该第一导线包括四条导线，且该第二导线包括两条导线。
5.根据权利要求1所述的半导体存储器装置，其特征在于更包括一第三装置，耦接该第二导线；以及一第四装置，透过该第一导线耦接该第三装置。
6.根据权利要求5所述的半导体存储器装置，其特征在于该第一导线，该第一装置，该第二装置，该第三装置，以及该第四装置形成一广域双向总线；以及该第二导线，该第二装置，该第三装置，以及该存储单元形成一区域双向总线。
7.根据权利要求5所述的半导体存储器装置，其特征在于该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
8.根据权利要求1所述的半导体存储器装置，其特征在于更包括一第三装置，透过该第二导线耦接该存储单元，用以感应在该第二导线上的一小幅差动信号，以及根据该小幅差动信号以在该第一导线上产生该另一小幅差动信号。
9.根据权利要求8所述的半导体存储器装置，其特征在于更包括一第四装置，透过该第一导线耦接该第三装置。
10.根据权利要求9所述的半导体存储器装置，其特征在于该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
11.根据权利要求1所述的半导体存储器装置，其特征在于更包括静态随机存取存储器的存储单元。
12.根据权利要求1所述的半导体存储器装置，其特征在于更包括动态随机存取存储器的存储单元。
13.根据权利要求12所述的半导体存储器装置，其特征在于更包括数据闩锁。
14.根据权利要求1所述的半导体存储器装置，其特征在于更包括一接口缓冲器，用以连接该存储器装置的外部装置。
15.一种半导体存储器存取架构，所述半导体存储器存取架构包括一第一装置，耦接一对第一导线，用以在该第一导线上产生一第一小幅差动信号；一第二装置，透过该第一导线耦接该第一装置，用以感应在该第一导线上的该第一小幅差动信号且在一对第二导线上产生一全幅信号；一存储单元，透过该第二导线耦接该第二装置，用以储存该全幅信号的电位，在读取存储单元数据时，其在该第二导线上产生一第二小幅差动信号；以及一第三装置，透过该第二导线耦接该存储单元，用以根据感应在该第二导线上的该第二小幅差动信号，而在一对第三导线上产生一第三小幅差动信号，其中，该第三装置透过该第三导线连接至一第四装置。
16.根据权利要求15所述的半导体存储器存取架构，其特征在于该第一装置包括一写入驱动器，该第二装置包括一写入缓冲器，该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
17.一种半导体存储器存取架构，所述半导体存储器存取架构包括一第一装置，耦接一对第一导线，用以在该第一导线上产生一第一小幅差动信号；一第二装置，透过该第一导线耦接该第一装置，用以感应在该第一导线上的该第一小幅差动信号且在一对第二导线上产生一全幅信号；一存储单元，透过该第二导线耦接该第二装置，用以储存该全幅信号，在读取存储单元数据时，其在该第二导线上产生一第二小幅差动信号；以及一第三装置，透过该第二导线耦接该存储单元，用以根据感应在该第二导线上的该第二小幅差动信号，而在一对第三导线上产生一第三小幅差动信号，其中，该第三装置透过该第一导线连接至一第四装置及该第一装置。
18.根据权利要求17所述的半导体存储器存取架构，其特征在于该第一装置包括一写入驱动器，该第二装置包括一写入缓冲器，该第三装置包括一读取缓冲器，且该第四装置包括一读取放大器。
19.一种存储器装置操作的方法，所述存储器装置操作的方法包括在一第一数据总线上产生一小幅差动信号；以及根据侦测该小幅差动信号，在一第二数据总线上产生一全幅信号，其中，该第二数据总线耦接一群组的多个存储单元。
20.一种存储器装置操作的方法，所述存储器装置操作的方法包括写入一第一存储单元，其中，该写入该第一存储单元的步骤包括在一对第一导线产生一第一小幅差动信号，其中，该第一小幅差动信号由一写入驱动器所产生，且该写入驱动器透过该第一导线耦接至一第一传送缓冲器；感应在该第一导线上的该第一小幅差动信号且根据该第一小幅差动信号而在一对第二导线上产生一第一全幅信号，其中，该第二导线将该第一传送缓冲器耦接至该第一存储单元；以及将该第一全幅信号储存在该第一存储单元；读取自一第二存储单元，其中，该读取自该第二存储单元的步骤包括在一对第三导线上产生一第二小幅差动信号，其中，该第二小幅差动信号由该第二存储单元所产生，且该第二存储单元透过该第三导线耦接至一第二传送缓冲器；感应在该第三导线上的该第二小幅差动信号且根据该第二小幅差动信号而在一对第四导线上产生一第三小幅差动信号，其中，该第四导线将一读取放大器耦接至该第二传送缓冲器；其中，该写入至该第一存储单元的步骤及该读取自该第二存储单元的步骤在时间上独立地执行。
全文摘要
本发明提供一种半导体存储器装置，存取架构以及其操作的方法，所述半导体存储器装置，其包括第一装置、第二装置、以及存储单元。第一装置耦接多个第一导线，用以在第一导线上产生小幅差动信号。第二装置，透过第一导线耦接第一装置。存储单元透过多个第二导线耦接第二装置，用以感应在第一导线上的小幅差动信号，以及根据小幅差动信号以在第二导线上产生全幅信号，并储存全幅信号。本发明所述半导体存储器装置，存取架构以及其操作的方法，可提高元件运行速度，且特别适用于大容量存储器装置。
文档编号G11C11/419GK1728280SQ20051008155
公开日2006年2月1日 申请日期2005年7月1日 优先权日2004年7月2日
发明者黄建华 申请人:台湾积体电路制造股份有限公司