专利名称：非易失性半导体存储器的制作方法
技术领域：
本发明涉及非易失性半导体存储器。具体来说，关于只能够写入一次信息的One-Time Programmable(OTP)存储器。
背景技术：
最近，提出了一种使用绝缘膜破坏型存储元件[例如电熔丝元件(以下称为e-fuse元件)或anti-fuse元件]的OTP存储器，该存储元件中，通过对MOS(Metal Oxide Semiconductor)结构的半导体元件施加超过最大额定值的高压、破坏该元件的栅绝缘膜来存储信息。使用该e-fuse元件的OTP存储器中，主要使用绝缘膜破坏前的e-fuse元件中存储了“0”信息、绝缘膜破坏后的e-fuse元件中存储了“1”信息的e-fuse元件。另外，使用了这种e-fuse元件的OTP存储器如用于DRAM(Dynamic Random Access Memory)等中存储不良元件补救信息等。
以往，这种用途主要使用具有由激光破坏存储节点的光熔丝元件的OTP存储器。e-fuse元件本来作为这种光熔丝元件的替代部件被提出。因此有人提出这种方案(例如参照，H.Ito et al.，“Pure CMOSOne-time Programmable Memory using Gate-OxAnti-fuse”，Proceedings of the IEEE 2004 Custom Integrated CircuitsConference，pp.469-472)，对于1个e-fuse元件，具有读出信息的读出电路和保持信息的闩锁电路等，构成1个存储单元。
但是，这种结构需要在每个e-fuse元件(或存储单元)中安装读出电路和闩锁电路等。因此，其优点在于容易设计稳定动作的OTP存储器，但是OTP存储器的尺寸也变大了。
尤其是每个e-fuse元件中设置了用于控制预充电和施加应力等一系列写入动作(编程动作)的写入控制电路，这时，虽然可以进行复杂的顺序处理等向各e-fuse元件写入的动作，但是妨碍了OTP存储器的小面积化。
发明内容
根据本发明第1实施方式，提供一种通过破坏存储元件的绝缘膜来编程信息的非易失性半导体存储器，包括单元阵列，由多个包括所述存储元件以及与所述存储元件串联的选择开关的存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压。
根据本发明第2实施方式，提供一种非易失性半导体存储器，包括单元阵列，由多个包括通过施加电压来破坏绝缘膜来将信息编程的存储元件以及与所述存储元件串联的选择开关的多个存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压，其中，所述写入控制电路使分别与被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元中的应写入“1”的存储单元连接的所述数据线依次一根一根地放电。
图1为表示根据本发明第1实施方式的OTP存储器结构的框图。
图2为表示图1所示的OTP存储器主要部分的电路结构图。
图3为用于说明图1所示的OTP存储器的编程动作的时序图。
图4为以多个字线为对象连续进行编程时为例，表示OTP存储器的动作定时的时序图。
图5为表示根据本发明第2实施方式的OTP存储器的主要部分结构的电路图。
具体实施例方式
下面参照
本发明的实施方式。
图1表示根据本发明第1实施方式的、将e-fuse元件(MOS结构的半导体元件)作为存储元件来使用、只能够写入一次信息的OTP存储器(非易失性半导体存储器)的结构。这里，将单元阵列的结构设置为1024位(32位×32位)。
如图1所示，该OTP存储器具有单元阵列(32×32 e-fuse block)10，作为行选择控制电路的行译码器部(Row decoder)20，读出及数据线控制电路部(Sense/DL Control)30，缓冲器及数据寄存器部(Data buffer/Register)40，内部电位发生电路及逻辑电路部(LogicCircuits & Int.Voltage Gen.)50，控制向高压发生电路及OTP存储器的各部分施加的电压的电压控制器组(VBP Generator & VBP SW)60等。本实施方式中，由上述读出及数据线控制电路部30和缓冲器及数据寄存器部40构成写入控制电路。
上述单元阵列10，例如如图2所示，由多个存储单元(存储单位)11排列为点阵状(这时为32位×32位)。各存储单元11包括具有2个端子的电熔丝元件(e-fuse元件)12，用于缓和向电熔丝元件12非编程时的电场的p型MOS晶体管(保护晶体管)13，作为控制各电熔丝元件12及保护晶体管13与数据线(列选择线)DL的连接的选择晶体管(选择开关)的n型MOS晶体管14。
本实施方式中，各存储单元11中，上述电熔丝元件12的一个端子(基板以及源/漏极)和上述保护晶体管13的源/漏极端子的一端上施加了来自上述电压控制器组60的电位VBPDD。上述保护晶体管13的源/漏极端子的另一端和上述n型MOS晶体管14的源/漏极端子的一端的连接点与上述电熔丝元件12的另一个端子(栅)连接。上述保护晶体管13及上述n型MOS晶体管14的各栅端子与32根字线(行选择线)WL[WL(31:0)]中某一根连接。另外，上述n型MOS晶体管14的源/漏极端子的另一端与32根数据线DL[DL(31:0)]中的某一根连接。
即，排列为点阵状的1024位存储单元11中，排列在行方向上的32位存储单元11分别与共同字线WL连接。与行方向的32位存储单元11共同连接的字线WL分别由构成上述行译码器部20的各行译码器电路21驱动。因此，通过由某个行译码器电路21驱动某个字线WL，同时选择与同一个字线WL连接的32位存储单元11。
同样，排列在列方向上的32位存储单元11分别与共同数据线DL连接。与列方向的32位存储单元11共同连接的数据线DL分别由构成上述读出及数据线控制电路部30的各数据读出/编程电路31控制。因此，通过由某个数据读出/编程电路31控制某个数据线DL，能够在排列在行方向上的32位存储单元11中选择所期望的存储单元11。
上述行译码器部20，如图1所示，由上述电压控制器组60施加了电位VBPBT。
上述读出及数据线控制电路部30，如图2所示，具有针对每个数据线DL设置的多个数据读出/编程电路31。各数据读出·编程电路31具有读出放大器(SA)32，其通过将从存储单元11读出到数据线DL上的信息(例如电压值)与基准值Ref进行比较而读出。
另外，上述各数据读出/编程电路31具有作为数据线控制电路的写入控制电路33，用于对数据线DL预充电或将使信息编程(施加应力)。该写入控制电路33包括串联在上述电压控制器组60提供的电位VBPDD与地电位GND之间的p型MOS晶体管33a和n型MOS晶体管33b。编程信号PRG提供到上述p型MOS晶体管33a和上述n型MOS晶体管33b的各栅端子上。另外，上述p型MOS晶体管33a和上述n型MOS晶体管33b的连接点与对应的数据线DL连接。即，能够根据上述编程信号PRG的激活状态，对数据线DL预充电或者放电。
上述内部电位发生电路及逻辑电路部50，如图1所示，摄取来自未图示的控制器侧的各种控制信号等后生成新的控制信号或者生成用于控制上述读出放大器32等的内部电位。
上述电压控制器组60，如图1所示，由生成/供给电位VBPDD及电位VBPBT的电源电路构成。由该电压控制器组60控制如电位VBPDD，使之在编程动作时为电位VBP(超过e-fuse元件最大额定值的高压)，数据读出时为电源电压VDD，备用时为0V。另外，控制电位VBPBT，使之在编程动作时为电位VBP[超过e-fuse元件最大额定值的高压(高电位)]，数据读出时为电源电压VBT[读出时字线的电位(中间电位)]，备用时为0V。
上述缓冲器及数据寄存器部40用于管理与外部交换的数据，例如如图2所示，具有针对每个数据线DL设置的多个数据控制电路41和多个数据保持电路42。
上述数据保持电路42分别具有一个输入端与数据输入端子DI[DI(31:0)]连接的多路调制器42a。该多路调制器42a的另一个输入端与连接在数据输出端子DO[DO(31:0)]的多路调制器42b的输出端连接。上述多路调制器42a的输出端与双稳态多谐振荡器(F/F)电路42c的数据输入端D连接。该双稳态多谐振荡器电路42c的数据输出端Q分别与对应的上述数据控制电路41的“与非”电路41a的一个输入端和上述多路调制器42b的一个输入端连接。上述多路调制器42b的另一个输入端与对应的上述数据读出/编程电路31的读出放大器32的输出端连接。
上述数据控制电路41分别包括上述“与非”电路41a、双稳态多谐振荡器电路41b以及“与”电路41c、41d。上述“与非”电路41a的另一个输入端与上述双稳态多谐振荡器电路41b的数据输出端Qb连接。而且，该双稳态多谐振荡器电路41b的上述数据输出端Qb还与构成前级的数据控制电路41的“与”电路41d的第1输入端连接。
上述“与非”电路41a的输出端与上述“与”电路41c的一个输入端连接。该“与”电路41c的另一个输入端与构成前级的数据控制电路41的“与”电路41c的输出端连接。
这里，对初级的数据控制电路41中的“与”电路41c的另一个输入端上输入编程开始信号PI。对次级以后的数据控制电路41中的“与”电路41c的另一个输入端输入来自前级的“与”电路41c的编程结束信号PO[PO(31:0)]。而且，包含该编程开始信号PI的、来自前级的“与”电路41c的编程结束信号PO还供给到上述双稳态多谐振荡器电路41b的数据输入端D。
上述双稳态多谐振荡器电路41b的数据输出端Q与上述“与”电路41d的第2输入端连接。与上述双稳态多谐振荡器电路41b的时钟输入端CK一样，也向该“与”电路41d的第3输入端供给时钟信号CLK。该“与”电路41d的输出端与构成对应的上述数据读出/编程电路31中的写入控制电路33的上述p型MOS晶体管33a以及上述n型MOS晶体管33b的各栅端子连接，并提供上述编程信号PRG。
而且，由控制器(未图示)侧向上述双稳态多谐振荡器电路41b、42c的各时钟输入端CK共同供给时钟信号CLK。
上述数据控制电路41中，编程开始信号PI为高(H)电平时，若来自次级的反馈信号(双稳态多谐振荡器电路41b的数据输出端Qb的输出)为H电平，则作为“与”电路41d的输出的编程信号PRG为H电平(编程开始)。
编程信号PRG在时钟信号CLK降为低(L)电平时，也变成L电平，但由于下一个时钟进入时，编程开始信号PI为H电平、编程结束信号PO也变成H电平，所以来自次级的反馈信号(Qb)变成L电平。因此，编程信号PRG不能返回到H电平。
下面具体说明缓冲器及数据寄存器部40的动作。为了便于说明，将与数据输入端子DI[n+1]及数据输出端子DO[n+1]连接的缓冲器和数据寄存器部40作为初级的单元。
例如，编程开始信号PI为H电平、对数据输入端子DI[n+1]的输入(写入数据)为L电平时，对应的数据保持电路42的双稳态多谐振荡器电路42c的数据输出端Q的输出为L电平。由此，通过与数据保持电路42连接的数据控制电路41的“与”电路41c的输出端，作为编程结束信号PO，输出H电平。初级的数据控制电路41内的双稳态多谐振荡器电路41b在与时钟信号CLK同步摄取编程开始信号PI的H电平时，由于来自次级的数据控制电路41的反馈信号(Qb)变成L电平，所以初级的数据控制电路41的、来自“与”电路41d的编程信号PRG依然是L电平。
这样，初级的数据控制电路41的动作结束后，动作移向次级的单元。次级的单元，例如，与数据输入端子DI[n]及数据输出端子DO[n]连接的缓冲器及数据寄存器部40的、向数据输入端子DI[n]的输入为L电平时，同样，来自数据控制电路41的“与”电路41d的编程信号PRG依然为L电平，动作再移向次级的单元。
即，这一系列动作中，“编程开始信号PI为H电平、对数据输入端子DI的输入为L电平时，编程结束信号PO为H电平”的这部分不依存于时钟信号CLK。因此，如果向数据输入端子DI的输入为L电平的单元连续出现，则在时钟间进入时，对所有这些单元，会同时进行同样的动作(作为编程结束信号PO，输出H电平)。例如，只有对数据输入端子DI[n+0]的输入为H电平时，从数据输入端子DI[1]到数据输入端子DI[n+1]的单元中，同时发生将编程信号PRG保持为L电平的动作，在编程开始信号PI进入后的最开始的时钟，开始包含数据输入端子DI
的单元的编程动作。
对此，例如编程开始信号PI为H电平时，若对数据输入端子DI[n+1]的输入为H电平，则由与数据保持电路42连接的数据控制电路41的“与”电路41c的输出端，输出H电平的编程结束信号PO。初级的数据控制电路41内的双稳态多谐振荡器电路41b在与时钟信号CLK同步摄取H电平的编程开始信号PI时，来自次级的数据控制电路41的反馈信号(Qb)在下一个时钟之前，为H电平。而且，与时钟信号CLK同步，本单元内的数据控制电路41的双稳态多谐振荡器电路41b的数据输出端Q的输出为H电平。由此，时钟信号CLK在H电平期间，初级的数据控制电路41的、来自“与”电路41d的编程信号PRG为H电平。
在时钟信号CLK变为L电平时，编程信号PRG变为L电平。由于进入下一时钟后，来自次级的数据控制电路41的反馈信号(Qb)变成L电平，所以上述编程信号PRG无法返回到H电平。
下面也一样，提供给数据输入端子DI的写入数据为“0”时，向对应的存储单元11的编程动作被跳过，只有写入数据为“1”时，进行向对应的存储单元11的编程动作。
而且，上述这种结构中，例如，提供给数据输入端子DI的写入数据为“1”时，控制对应的数据线DL的电压，使之成为低压。即，被高压预充电的所有数据线DL中，与应写入“1”的存储单元11分别连接的数据线DL的电压，从上位(或下位)的数据线DL开始1根1根依次放电。由此，对于排列在行方向的32位存储单元11，可以从上位(或下位)的位开始一位一位地写入信息。
像本实施方式这样，将电熔丝元件12用于存储元件的OTP存储器中，将多个电熔丝元件12以单元单位排列为点阵状，将读出放大器32和控制数据线DL的电路块(写入控制电路33等)以每根数据线DL为单位共同化，与以往相比，能够实现面积非常小的OTP存储器。
特别是，编程动作从对应的上位(或下位)的数据线DL开始一位一位地依次进行。因此，即使将读出放大器32和控制数据线DL的电路块以每根数据线DL为单位共同化，也能够进行与以往速度相同的编程动作。
而且，本实施方式中，由于编程动作时，对所有存储单元11都供给了电位VBPDD，所以也对不是编程动作对象的非选择存储单元11施加高电位VBP。但是，由用于缓和电场的保护晶体管13的作用，非选择存储单元11中的电熔丝元件12的两端不会有高电场(高电位VBP)。
图3表示上述OTP存储器的动作定时，使用本图说明数据写入时的动作(编程动作)。而且，本实施方式的OTP存储器中，电源系统(未图示)至少要供给以下3种电源逻辑电路等的电源电压VDD，为了在读出动作(数据读出)时高效地传输电熔丝元件12的信息而控制字线WL的中间电位VBT，以及用于破坏电熔丝元件12的栅绝缘膜的高电位VBP。
首先，在“A”时刻，施加使OTP存储器动作的电源电压VDD。该电源电压VDD例如供给到上述电压控制器组60、上述内部电位发生电路及逻辑电路部50、上述缓冲器及数据寄存器部40、上述行译码器部20和上述读出及数据线控制电路部30的一部分等。
接着，在上述电压控制器组60上施加电源(中间电位VBT)后，在“B”时刻，将由控制器侧输入到上述内部电位发生电路及逻辑电路部50的、用于使OTP存储器成为复位状态的复位信号POR提高到H电位。由此，解除OTP存储器的复位状态。
然后，在“C”时刻，向上述内部电位发生电路及逻辑电路部50输入时钟信号CLK后，在“D”时刻，向上述内部电位发生电路及逻辑电路部50中输入编程模式入口信号WE。通过输入该编程模式入口信号WE，开始向所期望的节点(例如电熔丝元件12的两端)施加用于破坏各存储单元11中的电熔丝元件12的栅绝缘膜的高电位VBP。
接着，在“F”时刻，向上述内部电位发生电路及逻辑电路部50输入行地址选择信号AE及行地址信号ADD[4:0]。由此，由上述行译码器部20进行所期望的字线WL的选择和驱动。而且，该编程模式中，被选择和驱动的字线WL的电位，在上述编程模式入口信号WE降到L电平之前，保持为H电平。
另外，在同一个时刻间(“F”)，向上述内部电位发生电路及逻辑电路部50输入数据输入许可信号DE的同时，由数据输入端子DI[31:0]向上述缓冲器及数据寄存器部40输入写入数据。输入的写入数据，存储在分别与上述数据线DL对应的、上述数据保持电路42的双稳态多谐振荡器电路42c中。
接着，在字线WL变成H电平后的“G”时刻，向上述内部电位发生电路和逻辑电路部50输入H电平的编程开始信号PI。由此，开始实际的编程动作。本实施方式中，编程动作由上述读出及数据线控制电路部30和上述缓冲器及数据寄存器部40的控制，一位一位地从对应的上位(或下位)的数据线DL开始依次进行。
即，编程动作与时钟信号CLK的周期同步地进行。例如，在时钟信号CLK的H电平期间，将电熔丝元件12暴露在高压下破坏栅绝缘膜。另外，在时钟信号CLK的L电平期间，进行高电位VBP的准备和数据线DL的预充电等的控制。
这里，存储在上述数据保持电路42的双稳态多谐振荡器电路42c里的写入数据，例如，将要写入到电熔丝元件12的信息为“0”时，对其数据线DL的编程动作被跳过，移向下一个数据线DL的控制。因此，1根字线WL与32根数据线DL交叉时的编程时间，在向所有存储单元11写入“1”时最大，为32时钟期间。与之相对，在所有存储单元11中写入“0”时最小，这时为0时钟期间。
对所有的数据线DL的编程动作结束后，由上述内部电位发生电路及逻辑电路部50输出的编程结束信号PO成为H电平，一系列的编程动作的结束通知到控制器侧。
如上所述，对所有数据线DL预充电至高压后，降与应写入“1”的位对应的存储单元11的数据线DL1根1根地放电成低压，一位一位地进行写入。由此，能够与每个存储单元11中设置了数据写入控制电路的以往存储器一样的速度，进行编程动作。
图4是以多个字线WL为对象连续实行编程的例子，表示上述OTP存储器的动作定时。而且，电源接通顺序与图3中一样，所以省略说明。
首先，例如对字线WL
进行编程动作。然后，伴随着该编程动作的结束，在“F”时刻，编程结束信号PO成为H电平。控制器侧检测来自上述内部电位发生电路及逻辑电路部50的H电平的编程结束信号PO后，编程开始信号PI降为L电平，而且，编程结束信号PO复位为L电平，准备下一个编程动作。
接着，在“G”时刻，开始对下一个字线WL[1]进行编程动作。即，向上述内部电位发生电路及逻辑电路部50输入行地址选择信号AE及行地址信号ADD[4:0]。由此，由上述行译码器部20来选择和驱动所期望的字线WL[1]。
另外，在同一个时刻(“G”)，向上述内部电位发生电路及逻辑电路部50输入数据输入许可信号DE的同时，由数据输入端子DI[31:0]向上述缓冲器及数据寄存器部40输入写入数据。由此，用对应的上述数据保持电路42的双稳态多谐振荡器电路42c保持上述写入数据。
接着，在“H”时刻，向上述内部电位发生电路和逻辑电路部50输入H电平的编程开始信号PI。由此，开始实际的编程动作。
这样，对字线WL[1]的编程动作若结束，则在“J”时刻，来自上述内部电位发生电路及逻辑电路部50的编程结束信号PO成为H电平。由此，在控制器侧，编程开始信号PI降为L电平，编程结束信号PO复位为L电平。另外，编程模式入口信号WE降为L电平后，一系列的编程动作结束。
在编程动作中，由于绝缘膜破坏时会有大量电流流过，所以难以对多个电熔丝元件同时进行编程动作。因此，如本实施方式所示，即使将多个电熔丝元件设置为点阵状，对1根字线的编程动作所需要的时间也不会增加。
如上所述，连续选择多根字线、重复编程动作时，由于需要切换字线，编程动作所需要的时间相应地被延长，但并不是什么大问题。
由此，计时读出放大器和控制数据线的电路块以数据线为单位共有，并且将存储单元排列为点阵状时，也可以通过连续切换字线，几乎没有时间损失地实现编程动作。
图5表示根据本发明第2实施方式的、将e-fuse元件作为存储元件使用的OTP存储器(非易失性半导体存储器)的主要部分结构。这里，表示了单元阵列、行译码器及列数据缓冲器的结构，其中，电熔丝元件的、施加了高压的节点(本实施方式中的基板及源/漏极侧)中，向选择了字线的行的电熔丝元件的节点施加高压，由此，能够防止向非选择的存储单元施加高压，从而缓和应力。
如图5所示，通过将多个存储单元71排列为点阵状，构成单元阵列72。上述各存储单元71由具有2个端子的电熔丝元件73和由n型MOS晶体管构成的选择开关74串联构成。
分别在行方向上排列了规定数量(本例中为8个)的各存储单元71的上述电熔丝元件73的一个端子，与施加了高电位(例如VBP)的高电位行选择线(WL#p＜0～7＞)75的某一根连接。另外，分别在行方向排列了规定数量的各存储单元71的上述选择开关74的栅端子，与施加了中间电位(例如VBT)的中间电位行选择线(WL@p＜0～7＞)76的某一根连接。上述高电位行选择线75及上述中间电位行选择线76分别与行译码器77连接，被选择性地激活。而且，上述高电位行选择线75用于破坏上述电熔丝元件73的栅绝缘膜，上述中间电位行选择线76用于激活上述选择开关74。
另外，分别在列方向上排列了规定数量(本例中为8个)的各存储单元71的上述选择开关74的输入输出端(源/漏极端子中的一个)，与垂直于上述高电位行选择线75及上述中间电位行选择线76、作为列选择线的列数据线(DL@p＜0～7＞)78的某一根连接。上述列数据线78分别与放大及控制输入输出数据信号的列数据缓冲器79连接。
即使在这种结构的情况下，将电熔丝元件73用作存储元件的OTP存储器也能够实现面积非常小的OTP存储器。另外，由行选择线75、76激活的存储单元71中，与进行写入的存储单元71连接的列数据线78保持为低电位，与不进行写入的存储单元71连接的列数据线78保持为中间电位，由此，能够实现良好的编程动作。
本发明还会有更多的优点和修改，因此，本发明并不局限于此，只要不脱离本发明的宗旨，还可以有很多实施方式。
权利要求
1.一种通过破坏存储元件的绝缘膜来将信息编程的非易失性半导体存储器，具有单元阵列，由多个包括所述存储元件以及与所述存储元件串联的选择开关的存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压。
2.根据权利要求1所述的非易失性半导体存储器，其特征在于，所述写入控制电路通过使分别与被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元中的应写入“1”的存储单元连接的所述数据线依次一根一根地放电，来将与所述写入数据对应的信息编程。
3.根据权利要求1所述的非易失性半导体存储器，其特征在于，针对每根所述数据线设置所述写入控制电路，具有包含数据保持电路及数据控制电路的缓冲器及数据寄存器部、和包含读出放大器及数据线控制电路的读出及数据线控制电路部。
4.根据权利要求1所述的非易失性半导体存储器，其特征在于，所述多个存储单元还具有用于缓和不编程时施加在所述存储元件上的电场的保护晶体管。
5.根据权利要求4所述的非易失性半导体存储器，其特征在于，所述保护晶体管为与所述存储元件并联连接的p型MOS晶体管。
6.根据权利要求1所述的非易失性半导体存储器，其特征在于，所述存储元件为具有2个端子的电熔丝元件，在所述绝缘膜破坏前的电熔丝元件和所述绝缘膜破坏后的电熔丝元件中分别编入“0”信息和“1”信息。
7.根据权利要求1所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器为只能写入一次信息的一次可编程存储器。
8.根据权利要求1所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器用于存储DRAM中的不良元件补救信息。
9.根据权利要求1所述的非易失性半导体存储器，其特征在于，所述行选择线具有用于破坏所述存储元件的绝缘膜的第1选择线和用于激活所述选择开关的第2选择线。
10.根据权利要求1所述的非易失性半导体存储器，其特征在于，还具有高压发生电路，向所述单元阵列中的所述多个存储单元中的规定数量的存储单元通过所述选择开关共同连接的所有数据线施加大于或等于所述存储元件额定值的电压。
11.一种非易失性半导体存储器，具有单元阵列，由多个包括通过施加电压来破坏绝缘膜来将信息编程的存储元件以及与所述存储元件串联的选择开关的多个存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压，其中，所述写入控制电路使分别与被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元中的应写入“1”的存储单元连接的所述数据线依次一根一根地放电。
12.根据权利要求11所述的非易失性半导体存储器，其特征在于，针对每根所述数据线设置所述写入控制电路，所述写入控制电路设置在每根所述数据线上，具有包含数据保持电路及数据控制电路的缓冲器及数据寄存器部、和包含读出放大器及数据线控制电路的读出及数据线控制电路部
13.根据权利要求11所述的非易失性半导体存储器，其特征在于，所述多个存储单元还具有用于缓和向不编程时向所述存储元件施加的电场的保护晶体管。
14.根据权利要求13所述的非易失性半导体存储器，其特征在于，所述保护晶体管为与所述存储元件并联连接的p型MOS晶体管。
15.根据权利要求11所述的非易失性半导体存储器，其特征在于，所述存储元件为具有2个端子的电熔丝元件，在所述绝缘膜破坏前的电熔丝元件和所述绝缘膜破坏后的电熔丝元件中分别编入“0”信息和“1”信息。
16.根据权利要求11所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器为只能写入一次信息的一次可编程存储器。
17.根据权利要求11所述的非易失性半导体存储器，其特征在于，所述非易失性半导体存储器用于存储DRAM中的不良元件补救信息。
18.根据权利要求11所述的非易失性半导体存储器，其特征在于，所述行选择线具有用于破坏所述存储元件的绝缘膜的第1选择线和用于激活所述选择开关的第2选择线。
19.根据权利要求11所述的非易失性半导体存储器，其特征在于，还具有高压发生电路，向所述单元阵列中的所述多个存储单元中的规定数量的存储单元通过所述选择开关共同连接的所有数据线施加大于或等于所述存储元件额定值的电压。
全文摘要
一种通过破坏存储元件的绝缘膜来将信息编程的非易失性半导体存储器，包括单元阵列，由多个包括所述存储元件以及与所述存储元件串联的选择开关的存储单元排列成点阵状而构成；行选择控制电路，分别将与所述单元阵列中的规定数量的所述多个存储单元连接的行选择线激活；以及，写入控制电路，根据写入数据，一位一位地控制被所述行选择控制电路激活、与所期望的所述行选择线连接的所述规定数量的存储单元分别连接的数据线的电压。
文档编号G11C17/14GK1822234SQ20051012968
公开日2006年8月23日 申请日期2005年12月16日 优先权日2004年12月17日
发明者中野浩明, 行川敏正, 中山笃, 和田修, 伊藤洋 申请人:株式会社东芝