专利名称：半导体存储器装置的制作方法
技术领域：
本发明涉及在非易失性存储器内传送数据而进行写入时可进行错误校正等处理的半导体存储器装置。
背景技术：
在存储音乐内容或图像数据等数字数据的存储介质中，存在磁盘、光盘、磁光盘等各种类型。所述存储介质的另外一种即半导体存储器卡，使用快速存储器等非易失性半导体存储器作为存储元件，可使存储介质小型化，所以以数码相机或移动电话终端等小型移动设备为中心正急速普及。
用作存储元件的快速存储器中，删除单位与写入单位不同。而且，快速存储器具有如下特征对于作为已写有数据的物理块内的写入单位的页面，无法进行数据的覆写。因此，存在如下问题快速存储器在进行已写入数据的覆写、即数据改写时，白白消耗存储器区域。
现有技术进行数据的改写时，将已存在于块内的数据保存到外部存储器中，将改写数据存储在外部存储器后写到非易失性存储器的所述块中。所述方法公开于专利文献1的方法。所述方法是，改写数据时，在将改写数据写入空的物理块后，将改写前存在数据的物理块的其他数据写入(复制)到已写入了改写数据的物理块中。结果为，存在改写前的数据的物理块中有效数据消失，可在不遗失有效数据的情况下删除，可再利用最初的物理块，从而可有效地使用有限的物理块。
专利文献1日本专利特表2001-509941号公报然而，专利文献1的方法中存在如下问题点。即，因为进行非易失性存储器内的数据传送/写入时，无法进行错误校正等处理，所以即使在读出传送源的数据时产生错误，也在保持原样的状态下、即包含错误的状态下将数据写入到传送目的端。结果就会产生如下问题在下一次读出写入数据时，或者无法读出，或者作为不同的数据而读出。
发明内容
为了解决所述问题，本发明的半导体存储器装置包含非易失性存储器，具有存储区域、和数据的错误检测及校正电路，所述存储区域包括数据的最小删除单位的复数个物理块且数据写入单位比所述最小删除单位小；以及存储器控制器，控制所述非易失性存储器的数据写入及读出，其中，所述存储器控制器以如下方式进行控制，在所述存储器控制器将存储在所述非易失性存储器内的预定物理块的数据传送并写入到与所述预定物理块不同的物理块中时，所述错误检测及校正电路对所述物理块的数据进行错误检测校正。
为了解决所述问题，本发明的半导体存储器装置包含非易失性存储器，具有存储区域、和数据的错误检测及校正电路，所述存储区域包括数据的最小删除单位的复数个物理块且数据写入单位比所述最小删除单位小；以及存储器控制器，具有错误校正电路，控制所述非易失性存储器的数据写入及读出，所述错误校正电路持有比所述非易失性存储器内的错误检测及校正电路的错误校正能力更高的校正能力，其中，所述存储器控制器以如下方式进行控制，在所述存储器控制器将存储在所述非易失性存储器内的预定物理块的数据传送并写入到与所述预定物理块不同的物理块中时，所述错误检测及校正电路检测有无传送数据错误，有错误时判断是否可校正，可校正时对存储在所述预定物理块的数据进行错误校正，不可校正时将数据传送到所述存储器控制器内的错误校正电路中，所述存储器控制器内的错误校正电路对所传送的所述预定物理块的数据进行错误校正。
为了解决所述问题，本发明的半导体存储器装置包含非易失性存储器，具有存储区域、和数据的错误检测及校正电路，所述存储区域包括数据的最小删除单位的复数个物理块且数据写入单位比所述最小删除单位小；以及存储器控制器，具有错误校正电路，控制所述非易失性存储器的数据写入及读出，其中，所述存储器控制器以如下方式进行控制，在将存储在所述非易失性存储器内的预定物理块的数据传送并写入到与所述预定物理块不同的物理块中时，所述非易失性存储器内的错误检测电路检测有无传送数据错误，有错误时将数据传送到所述存储器控制器内的错误校正电路中，所述存储器控制器内的错误校正电路对所传送的所述预定物理块的数据进行错误校正。
根据本发明的半导体存储器装置，因为在物理块间复制非易失性存储器内的数据时进行错误检测校正处理，所以可提高数据的可靠性。尤其根据权利要求1记载的半导体存储器卡，因为在非易失性存储器内具有错误检测及校正电路，所以可在对存储在非易失性存储器内的预定物理块中的数据进行错误检测及校正后，将此数据传送并写入到与预定物理块不同的物理块中，从而可提高数据的可靠性，且不向存储器控制器传送数据而仅在非易失性存储器内进行处理，所以可进行高速处理。
而且，根据权利要求2记载的半导体存储器卡，因为在非易失性存储器内具有错误检测及校正电路，所以可提高数据的可靠性，并且因为在可利用非易失性存储器内的错误检测及校正电路进行错误的校正时，并不向存储器控制器传送数据，而是在非易失性存储器内进行处理，所以可进行高速处理。而且，因为在利用非易失性存储器内的错误检测及校正电路无法进行错误的校正时，向存储器控制器传送数据，并在存储器控制器内进行错误校正后，在非易失性存储器内进行写入，所以可进一步提高数据的可靠性。
而且，根据权利要求3记载的半导体存储器卡，因为在非易失性存储器内仅设置错误检测电路，所以若未检测出错误则可高速地进行块间的复制，不仅可提高可靠性，而且可实现非易失性存储器的低价格化。
图1是本发明的实施形态1的半导体存储器装置的结构图。
图2是表示本发明的实施形态1的处理的流程图。
图3是本发明的比较例的半导体存储器装置的结构图。
图4是本发明的实施形态2的半导体存储器装置的结构图。
图5是表示本发明的实施形态2的处理的流程图。
图6是本发明的实施形态3的半导体存储器装置的结构图。
图7是总结实施形态1、2、3与比较例的处理速度、电路规模的图。
标号的说明1半导体存储器装置2非易失性存储器3存储器控制器6存储器访问装置22、32 缓冲器23、33 错误检测及校正电路25 错误检测电路31 主机接口部34 错误校正电路具体实施方式
以下，参照图式说明本发明的半导体存储器装置的实施形态。
(实施形态1)图1表示本实施形态1的半导体存储器装置的结构。图1的半导体存储器装置1大致区分为非易失性存储器2与存储器控制器3。非易失性存储器2由AND型快速存储器构成。非易失性存储器2具有数据删除的最小单位的，且大小为4kB的复数个(物理块0～物理块M)物理块21。各物理块是数据写入的最小单位，由2页面构成(页面0、1)。各页面的大小是2kB。实施形态1中，物理块0的页面0与页面1中已写入数据，除此以外的物理块是未写有任何数据的状态，即删除状态。
而且，非易失性存储器2中具有在数据读出或写入时暂时保持数据的缓冲器22、以及进行错误检测与校正的错误检测及校正电路23。错误检测及校正电路23的检测能力是可检测例如至4比特误差，且校正能力是可校正至3比特误差的规格。而且，存储器控制器3与非易失性存储器2的数据传送以4比特的数据带宽进行。
存储器控制器3中，具有与作为主设备的存储器访问装置6进行数据传输的主机接口部31、以及用以暂时保持数据的缓冲器32。
其次，参照图2说明实施形态1的半导体存储器装置的内部动作。图2是进行数据的覆写处理时的处理流程。如上所述，说明在已写有数据的物理块0的页面0内的数据上覆写、即改写数据时的具体处理。
首先经由存储器控制器3的主机接口部31接收从存储器访问装置6发送的指令与参数(S101)。其次，参照接收的指令，判断是否为自身无法识别的无效指令(S102)。是无效指令时，将错误通知到存储器访问装置6并结束处理(S103)。是正常指令时，判断该指令是否为写入指令(S104)。是写入指令以外的指令时，实施与各指令相应的其他处理(S105)。是写入指令时，根据存储在参数的信息辨别是物理块0内的页面0的数据的覆写、即改写。
在此，作为本实施形态1的用作非易失性存储器2的快速存储器的特性，因为无法对相同物理块进行覆写处理，所以检索其他空的物理块(S106)。无空的物理块时停止写入处理(S107)。如上所述，本实施形态1中因为物理块1的两个页面均未使用，所以对于物理块1的页面0，进行物理块0的页面0的数据改写、即相当于1个页面的数据的写入(S108)。该写入失败时，通过空块检索(S106)返回处理。写入成功时，读出已写入到物理块0的页面1的数据(S110)，从而进入对物理块1的页面1的写入处理。
以下说明进行所述处理的理由。即，当将物理块0的页面0的改写数据写入物理块1的页面0时，物理块0的页面0的数据变为无效数据。然而，物理块0的页面1的数据作为有效数据而保留。如上所述，因为删除最小单位是物理块单位，所以只要物理块0的页面1内残留有有效数据，则无法再利用、即无法删除物理块0。然而，将改写数据写入物理块1的页面0后，通过将物理块0的页面1的有效数据写入相同物理块1的页面1(复制)，可保持物理块0的页面1的数据，并且可将物理块0作为下一次数据写入的有效块。根据所述理由，必须有非易失性存储器内的有效数据的复制的动作。
进而，读出已写入物理块0的页面1的数据(S110)，经由非易失性存储器2内的缓冲器22，将数据传送到错误检测及校正电路23。通过该错误检测及校正电路23，基于附加于数据的错误校正符号来检测错误(S111)。数据中检测出错误时，利用错误检测及校正电路23进行错误校正(S112)后，将数据写入物理块1的页面1(S113)。另一方面，通过错误检测及校正电路23未检测出错误时，不进行错误校正，将数据写入物理块1的页面1(S113)。其次，数据写入失败时，通过空块检索(S106)重复处理。数据写入成功时结束处理。
此外，作为本实施形态1所使用的非易失性存储器而使用的快速存储器的种类、个数、物理块的容量、结构等并非特别指定，不同的组合也可获得同样的效果。此外，关于本实施形态1所使用的错误检测及校正电路的能力，同等以下或同等以上均可获得同样的效果。
其次，参照图3说明比较例的半导体存储器装置。本比较例中的半导体存储器装置的基本结构和图1相同，但具有如下与实施形态1不同之处、即非易失性存储器内不具有错误检测及校正电路，存储器控制器3内具有与实施形态1同等的错误检测及校正电路33。关于内部处理的流程，也和图2相同。与实施形态1的不同之处是，实施形态1中，进行物理块0中的页面1的数据的复制时，不从非易失性存储器2内向外部传送，但比较例中，数据暂时经由非易失性存储器2内的缓冲器22再传送到存储器控制器3内的错误检测及校正电路33。即实施形态1中，数据的错误检测及校正处理在非易失性存储器2内完成，但比较例中未完成。因为存储器控制器3与非易失性存储器2的数据传送仅以4比特的数据带宽进行，所以尤其数据大小较大时，实施形态1的方案可进行高速处理。
(实施形态2)其次，根据图4说明本实施形态2的半导体存储器装置。本实施形态2中的半导体存储器装置的基本结构与图1相同，但以下各处与实施形态1不同。即在非易失性存储器2内具有相对于实施形态1错误检测能力同等、错误校正能力比实施形态1差的错误检测及校正电路24。进而，在存储器控制器3内，具有持有与实施形态1同等错误校正能力的错误校正电路34。错误校正电路34也可具有错误检测功能。
使用图5说明内部处理的流程。该流程与图2大致相同，以下说明不同之处。与实施形态1不同之处是，S111中，利用非易失性存储器2内的错误检测及校正电路24检测错误时，辨别是否可利用错误检测及校正电路24进行校正(S121)。若可校正则在步骤S122利用错误检测及校正电路24进行校正。关于不能校正的数据，暂时保持于非易失性存储器2内的缓冲器22中。并且，利用比错误检测及校正电路24的校正能力高的错误校正电路34校正错误数据。之后，将所校正的数据从缓冲器22取出，将数据写入非易失性存储器2内的物理块1的页面1中(S113)。根据所述结构，不仅可提高数据的可靠性，而且可使非易失性存储器2内的错误检测及校正电路24的电路规模变小，可使芯片尺寸较小，并且使价格降低。
(实施形态3)其次，参照图6说明本实施形态3的半导体存储器装置。本实施形态3的半导体存储器装置的基本结构与实施形态2相同，但不同之处在于，在非易失性存储器2内仅具有错误检测电路25。关于内部处理的流程，与图2大致相同。与实施形态2的不同之处是，S111中利用非易失性存储器2内的错误检测电路25检测的错误数据全部经由非易失性存储器2内的缓冲器22传送到存储器控制器3中。并且，利用存储器控制器3内的错误校正电路34校正后，S113中将数据写入非易失性存储器2内的物理块1的页面1中。如上所述，错误校正电路34可包含错误检测功能。根据所述结构，不仅可提高数据的可靠性，而且因为在非易失性存储器2内仅具有错误检测电路25，所以可使芯片尺寸变小，也可使价格降低。
图7是总结实施形态1、2、3与比较例的处理速度、电路规模的图。如该图所示，本申请案的各实施形态中，在非易失性存储器内至少具有错误检测电路。由此与比较例相比可提高无错误时的处理速度。而且，有错误时，实施形态1、2的处理速度也比比较例快，至于实施形态3则在有错误时处理速度与比较例大致同等。
工业应用性本发明的半导体存储器装置在进行非易失性存储器内的数据的复制时，可提高数据可靠性。所述半导体存储器装置可用于将半导体存储器装置用作存储介质的数字音频/视频(Digital Audio Video)设备或移动电话终端、PC(个人电脑，Personal computer)等。而且，用于频繁地进行数据改写的设备时，更能发挥功能。
权利要求
1.半导体存储器装置，包含非易失性存储器，具有存储区域、和数据的错误检测及校正电路，所述存储区域包括数据的最小删除单位的复数个物理块且数据写入单位比所述最小删除单位小；以及存储器控制器，控制所述非易失性存储器的数据写入及读出，其中，所述存储器控制器以如下方式进行控制，在所述存储器控制器将存储在所述非易失性存储器内的预定物理块的数据传送并写入到与所述预定物理块不同的物理块中时，所述错误检测及校正电路对所述物理块的数据进行错误检测校正。
2.半导体存储器装置，包含非易失性存储器，具有存储区域、和数据的错误检测及校正电路，所述存储区域包括数据的最小删除单位的复数个物理块且数据写入单位比所述最小删除单位小；以及存储器控制器，具有错误校正电路，控制所述非易失性存储器的数据写入及读出，所述错误校正电路持有比所述非易失性存储器内的错误检测及校正电路的错误校正能力更高的校正能力，其中，所述存储器控制器以如下方式进行控制，在所述存储器控制器将存储在所述非易失性存储器内的预定物理块的数据传送并写入到与所述预定物理块不同的物理块中时，所述错误检测及校正电路检测有无传送数据错误，有错误时判断是否可校正，可校正时对存储在所述预定物理块的数据进行错误校正，不可校正时将数据传送到所述存储器控制器内的错误校正电路中，所述存储器控制器内的错误校正电路对所传送的所述预定物理块的数据进行错误校正。
3.半导体存储器装置，包含非易失性存储器，具有存储区域、和数据的错误检测及校正电路，所述存储区域包括数据的最小删除单位的复数个物理块且数据写入单位比所述最小删除单位小；以及存储器控制器，具有错误校正电路，控制所述非易失性存储器的数据写入及读出，其中，所述存储器控制器以如下方式进行控制，在将存储在所述非易失性存储器内的预定物理块的数据传送并写入到与所述预定物理块不同的物理块中时，所述非易失性存储器内的错误检测电路检测有无传送数据错误，有错误时将数据传送到所述存储器控制器内的错误校正电路中，所述存储器控制器内的错误校正电路对所传送的所述预定物理块的数据进行错误校正。
全文摘要
本发明涉及半导体存储器装置，当读出传送源的数据时产生错误时，不会在包含错误的状态下将数据写入传送目的端。在包含数据写入单位比物理块小的非易失性存储器2的半导体存储器装置1中，在非易失性存储器2的内部设置错误检测及校正电路23。将存储在非易失性存储器2内的预定物理块的数据传送并写入到不同的物理块中时，错误检测及校正电路23进行数据的错误检测与校正。
文档编号G11C16/22GK1950910SQ200580014359
公开日2007年4月18日 申请日期2005年4月25日 优先权日2004年5月6日
发明者田村和明, 泉智绍, 笠原哲志, 中西雅浩, 松野公则, 井上学 申请人:松下电器产业株式会社