专利名称：半导体存储器装置的制作方法
技术领域：
本发明涉及用于控制片上终止(下文称为ODT)的半导体存储器装置。
背景技术：
通常，半导体存储器装置是用于微处理器的主存储器。位于微处理器与半导体存储器装置之间的预定电路比如“芯片集”控制它们之间的数据传输。芯片集将从微处理器递送的输出数据提供给半导体以及从半导体输出的数据提供给微处理器。
当数据从芯片集递送到半导体存储器装置时，即从芯片集的输出缓冲器输出的数据被输入到半导体存储器装置的输入缓冲器，必定发生信号反射。信号反射是这样的现象由于半导体存储器装置的输入缓冲器与传输线之间不匹配的阻抗，输入到半导体存储器装置的一部分数据信号反射到半导体存储器装置的传输线。
如果在芯片集持续地将来自微处理器的一些数据传输到半导体存储器装置的同时，用于递送一些数据的操作速度不高，上述信号反射并不严重。当操作速度变快时，上述信号反射是严重的。也就是说，由于信号反射，芯片集不能在稳定的状态终延迟从微处理器到半导体的一些数据。
从微处理器递送到半导体存储器装置的第一数据的反射干扰了输入的第二数据。
为了克服在持续地输入数据到存储器装置之间的干扰，在半导体存储器装置所在的印刷电路板中，需要用于匹配半导体存储器装置的传输线与输入缓冲器之间阻抗的终止电阻器。
图1是图示了安置半导体存储器装置的模块的框图。
通常，半导体存储器装置是在适用于一些系统的模块中制造的。该模块一般具有两个或多个半导体存储器装置。
放置在该模块中的半导体存储器装置分别以芯片集1输入和输出数据。
该模块常规地由具有矩形形状的PCB形成。
半导体存储器装置分别位于该模块的两侧上。该模块被安置于系统板上。例如，该模块被置于用于个人计算机的主板上。
模块的一侧被称作级(rank)。因此，该模块具有两个级2和3。
模块的每一级2和3在芯片集1的控制下分别输入和输出一些数据。每一级2和3与芯片集1之间数据传输线的每个阻抗是不同的。参考图1，从级3到芯片集1的数据传输线阻抗比另一个的高。
图2是图示了用于控制半导体存储器装置中所用的ODT的常规电路的示意图。
如上所述，ODT控制是要匹配半导体存储器装置的输入缓冲器与传输线之间的阻抗。
用于控制ODT的常规电路包括DLL脉冲发生器10、延迟块20、ODT控制块30和阻抗调整块40。
DLL脉冲发生器10传递从延迟锁定环输出的延迟锁定时钟作为DLL脉冲信号，以输出该DLL脉冲信号到延迟块20。
这里，延迟锁定时钟是延迟锁定环输出的信号。为了输出与系统时钟同步的输出数据，半导体存储器装置输出与延迟锁定时钟同步的输出数据。
延迟块20将DLL脉冲信号延迟预定的延迟时序。ODT控制块30使用延迟的DLL脉冲信号和ODT控制信号ODTd来控制阻抗调整块40。
ODT控制信号ODTd是从芯片集输入的信号，用于调整输入缓冲器的输入阻抗，以便匹配半导体存储器装置的输入缓冲器与传输线之间的阻抗。
阻抗调整块40根据ODT控制块的控制来调整输入数据的输入垫的输入阻抗。例如，阻抗调整块40调整数据输入垫DQ的阻抗值，例如50ohm、70ohm和150ohm。
图3是图示了关于ODT的JDEC规格的波形和表。
如图所示，JDEC规格规定了时序tAON和tAOF，用于在激活的ODT信号ODT被输入的同时，匹配在半导体存储器装置的输入缓冲器与传送到半导体存储器装置/从半导体存储器装置传送的数据的数据传输线之间的阻抗差。时序tAON和tAOF的参考时序是根据系统时钟CK和/CK的转移时序来决定的。
也就是说，半导体存储器装置必须调整数据输入端子的阻抗，用于匹配半导体存储器装置的输入缓冲器与数据传输线之间的阻抗差。
为了匹配半导体存储器装置的输入缓冲器与数据传输线之间的阻抗，ODT控制块30控制用于调整输入缓冲器的输入阻抗的阻抗调整块40。
然而，根据制造半导体存储器装置的环境，输入缓冲器的特性是可变的。为了解决该问题，应该调整延迟块20的延迟时序。为了改变延迟块20的延迟时间，应当修正延迟块20中的信号路径。为了修正延迟块20中的信号路径，必须在常规的存储器装置中执行掩模修正的过程。
如果需要改变ODT时序，则应当执行一次第一掩模修正，也就是说，必须再次制造半导体。
而且，常规地，在许多存储器装置排列于模块内的情况下，模块的每一级可具有不同的数据输入/输出时序。所以，根据安排半导体存储器装置的每一级的特性，安排的半导体存储器装置的ODT时序必须是不同的。
每一级安排的所有常规半导体存储器装置使用预定的规格边际来操作以调整输入缓冲器的阻抗。由于模块中每一级安排的所有半导体存储器装置具有一个共同的关于ODT时序的预定规格边际，所以一部分半导体存储器装置可能由于短的边际而不调整输入缓冲器的阻抗。
发明内容
因此，本发明的目的是提供用于适当地调整ODT操作时序的半导体存储器装置。
而且，本发明的目的是提供在不考虑模块中的排列级时具有优化ODT时序的半导体存储器装置。
根据本发明的一方面，提供一种半导体存储器装置，包括阻抗调整单元，用于根据阻抗选择信号来调整输入垫的阻抗值；ODT操作控制单元，用于使用译码信号和ODT时序信号在产生阻抗选择信号时控制阻抗调整单元；延迟调整单元，用于将内部控制时钟延迟预定时序，由此产生ODT时序信号；以及ODT时序控制单元，用于根据半导体存储器装置是排列至模块的第一级还是第二级来控制延迟调整单元以决定预定时序的值。
关于与附图相结合地给出的具体实施例的如下描述，将更好地理解本发明的以上及其他目的和特征，在附图中图1是图示了用于安置半导体存储器装置的模块的框图；图2是图示了用于控制在半导体存储器装置中所用ODT的常规电路的示意图；图3是图示了关于ODT操作的JDEC规格的波形和表；图4是示出了根据本发明实施例的ODT操作控制的框图；图5是说明了图4中所示ODT时序控制单元的示意电路图；图6是产生图4中所示信号WT的命令块图；图7是说明了图4中所示ODT操作控制单元的示意电路图；图8是说明了图4所示阻抗调整单元的示意电路图；图9是描述了图4中所示第一延迟调整单元的框图；图10是说明了图9中所示延迟单元的示意电路图；图11是说明了图9中所示延迟控制控制单元的示意电路图；以及图12是说明了根据本发明另一实施例的延迟控制单元的示意电路图。
具体实施例方式
将参考附图，详细说明根据本发明具体实施例的半导体存储器装置。
图4是示出了根据本发明实施例的ODT操作控制的框图。
如图所示，根据本发明实施例用于控制ODT操作的半导体存储器装置包括输入垫DQ、ODT时序控制单元100、ODT操作控制单元200、阻抗调整单元300、延迟调整单元400、数据输入缓冲器500和DLL脉冲发生器600。
根据半导体存储器装置是排列在模块的第一级还是第二级，ODT时序控制单元100控制延迟调整单元400以选择预定时序，即第一时序和第二时序之一。
这里，第一级可位于模块中的一侧处，第二级可位于模块中的另一侧处。另外，第一级可位于模块一侧的一个区域上，第二级可位于模块该侧的其他区域上。
ODT时序控制单元100接收用于写操作的命令信号WT以及经过地址输入垫输入的EMRS信号EMRS<A2>和EMRS<A6>，并且产生译码信号S0、S1和S2以及第一级检测信号和第二级检测信号之一。这里，第一级检测信号是具有DIY_RANK为逻辑电平‘HIGH’以及DIY_RANKZ为逻辑电平‘LOW’的状态的信号，第二级检测信号是具有DIY_RANK为逻辑电平‘LOW’以及DIY_RANKZ为逻辑电平‘HIGH’的状态的信号。此后称为第一级检测信号DIY_RANK、DIY_RANKZ和第二级检测信号DIY_RANKZ、DIY_RANK。ODT操作控制单元200使用译码信号S0、S1和S2以及ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D，在产生阻抗选择信号OSDS0、OSDS1和OSDS2时，控制阻抗调整单元300。阻抗调整单元300根据阻抗选择信号OSDS0、OSDS1和OSDS2来调整输入垫DQ的阻抗值。延迟调整单元400使得为ODT操作而产生的内部控制时钟RCLK1、RCLK2、FCLK1和FCLK2延迟第一时序或第二时序，由此产生ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D。输入垫DQ将输入数据传递到数据输入缓冲器500。数据输入缓冲器500将由输入垫DQ传递的数据传递到存储核心块(未示出)。DLL脉冲发生器600接收从延迟锁定环(DLL)电路(未示出)产生的延迟锁定时钟RCLRCLL、FCLKDLL，以及产生具有脉冲形式的内部控制时钟RCLK1、FCLK1、RCLK2和FCLK2到延迟调整单元400。
延迟调整单元400包括并行排列的四个延迟调整块400A到400D，其中每一个实质上具有相同配置，并且每个块400A至400D接收内部控制时钟RCLK1、RCLK2、FCLK1和FCLK2之一和产生ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D之一。这里，为了方便，仅具体描述了延迟调整单元400A。
延迟调整单元400A包括第一延迟调整单元410、第二延迟调整单元420、第一传输门T1和第二传输门T2。第一延迟调整单元410将内部控制时钟RCLK1延迟第一时序。第二延迟调整单元420将第一延迟调整单元410的输出信号延迟第二时序。第一传输门T1将第一延迟调整单元410的输出作为ODT时序信号RCLKD1D传递到ODT操作控制单元200，其中第一传输门T1根据从ODT时序控制单元100输出的第一级检测信号DIY_RANK、DIY_RANKZ而接通。第二传输门T2将第二延迟调整单元420的输出作为ODT时序信号RCLKD1D传递到ODT操作控制单元200，其中第二传输门T2根据从ODT时序控制单元输出的第二级检测信号DIY_RANKZ、DIY_RANK而接通。也就是，第一传输门T1使用路径A，第二传输门T2使用路径B。
ODT时序控制单元100根据半导体存储器装置是排列至模块的第一级还是第二级来产生第一级检测信号DIY_RANK、DIY_RANKZ和第二级检测信号DIY_RANKZ、DIY_RANK之一。因此，接通传输门T1、T2之一，决定延迟调整单元400的延迟时序。就是说，决定用于将ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D输入到ODT操作控制单元200的时序。
之后，决定ODT操作控制单元200的操作时序，即阻抗选择信号OSDS0、OSDS1和OSDS2到阻抗调整单元300的输出时序，以及决定阻抗调整单元300用以调整输入垫阻抗的时序。
结果，可获得用于为ODT操作来调整输入垫阻抗的优化时序，而不管模块中的排列级。
图5是说明了图4所示中ODT时序控制单元100的示意电路图。
如图所示，ODT时序控制单元100包括信号产生单元110和译码单元120。信号产生单元110根据译码信号S0、S1和S2来产生第一级检测信号DIY_RANK、DIY_RANKZ或第二级检测信号DIY_RANKZ、DIY_RANK，其中信号产生单元110被用于写操作的命令信号WT致能。信号产生单元110包括逻辑门NR1和I1，用于以译码信号S0、S1和S2来进行AND操作；逻辑门ND1，用于以用于写操作的命令信号WT和反相器I1的输出来进行NAND操作；以及反相器I2，用于以逻辑门ND1的输出来进行NOT操作。
译码单元120对于经过地址输入垫输入的EMRS信号EMRS<A2>、EMRS<A6>译码，并且产生译码信号S0、S1和S2到信号产生单元110和ODT操作控制单元200。译码单元120包括第一反相器I3，用于反相第一EMRS信号EMRS<A2>；第二反相器I4，用于反相第一反相器I3的输出信号；第三反相器I5，用于反相第二EMRS信号EMRS<A6>；第四反相器I6，用于反相第三反相器I5的输出信号；第一AND门ND2和I7，用于以第二反相器I4的输出信号和第三反相器I5的输出信号来进行AND操作，并且输出第一译码信号S0；第二AND门ND3和I8，用于以第一反相器I3的输出信号和第四反相器I6的输出信号来进行AND操作，并且输出第二译码信号S1；第三AND门ND4和I9，用于以第二反相器I4的输出信号和第四反相器I6的输出信号来进行AND操作，并且输出第三译码信号S2。
图6是产生图4中所示信号WT的命令块图。
如图所示，产生信号WT的该命令块图包括多个命令信号缓冲器810、多个锁存单元820以及命令译码器830。命令信号缓冲器810的每一个接收和缓冲命令信号即/CS、/RAS、/CAS、/WE之一，并且输出所缓冲的命令信号即/CS_D、/RAS_D、/CAS_D、/WE_D到多个锁存单元820。锁存单元820的每一个锁存所缓冲的命令信号，以及输出所锁存的命令信号即/CS_L、/RAS_L、/CAS_L、/WE_L到命令译码器830。
命令译码器830译码所锁存的命令信号，以及产生用于写操作的命令信号WT、以及用于其他操作诸如用于读操作的命令信号RD和用于预充电操作的PCG等命令信号。如图4所述，ODT时序控制单元100使用了用于写操作的命令信号WT，以产生第一级检测信号DIY_RANK、DIY_RANKZ或第二级检测信号DIY_RANKZ、DIY_RANK之一。
图7是说明了图4中所示ODT操作控制单元200的示意电路图。
如图所示，ODT操作控制单元200包括ODT信号传递单元210和阻抗选择单元220。
ODT信号传递单元210根据ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D来锁存ODT信号ODT_D，并且将ODT信号ODT_D传递给阻抗选择单元220。ODT信号传递单元210包括传输门T3、T4、T5和T6，用于根据ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D来传递ODT时序信号ODT_D；以及锁存单元L1、L2、L3和L4，用于锁存所传递的ODT时序信号ODT_D。
阻抗选择单元220根据第一至第三译码信号S0、S1和S2以及传递的ODT信号ODT_D来激活阻抗选择信号ODTS0、ODTS1和ODTS2之一。阻抗选择单元220包括多个AND门。第一AND门ND2和I7以第一译码信号S0和传递的ODT时序信号ODT_D来进行AND操作，并且产生具有与输入垫DQ的第一输入阻抗值有关的第一信息的第一阻抗选择信号ODTS0。第二AND门ND3和I8以第二译码信号S1和传递的ODT时序信号ODT_D来进行AND操作，并且产生具有与输入垫DQ的第二输入阻抗值有关的第二信息的第二阻抗选择信号ODTS1。第三AND门ND4和I9以第三译码信号S2和传递的ODT时序信号ODT_D来进行AND操作，并且产生具有与输入垫DQ的第三输入阻抗值有关的第三信息的第三阻抗选择信号ODTS2。
图8是说明了图4中所示阻抗调整单元300的示意电路图。
阻抗调整单元300包括多个致能信号产生单元311、312、313以及多个负载单元320、330、340。多个致能信号产生单元311、312、313分别输出第一致能信号PU_S0和PD_S0、第二致能信号PU_S1和PD_S1以及第三致能信号PU_S2和PD_S2，其中每个致能信号分别对应第一阻抗选择信号ODTS0、第二阻抗选择信号ODTS1和第三阻抗选择信号ODTS2。并行排列于输入垫上的多个负载单元320、330、340根据第一到第三致能信号PU_S0和PD_S0、PU_S1和PD_S1、PU_S2和PD_S2来改变输入垫的阻抗。
致能信号产生单元311包括反相器311A和缓冲器311B。反相器311A反相第一阻抗选择信号ODTS0和输出用于PMOS晶体管的第一致能信号PU_S0。缓冲器311B缓冲第一阻抗选择信号ODTS0和输出用于NMOS晶体管的第一致能信号PD_S0。
负载单元320包括第一电阻器P_R1，其中第一电阻器P_R1的第一端子耦合至输入垫DQ；第二电阻器N_R1，其中第二电阻器N_R1的第一端子耦合至输入垫DQ；PMOS晶体管MP3，用于将电源电压VDDQ的端子耦合到第一电阻器P_R1的第二端子中，其中该PMOS在用于PMOS晶体管的第一致能信号PU_S0上接通；以及NMOS晶体管MN3，用于将电源地VSSQ的端子耦合到第二电阻器N_R1的第二端子中，其中该NMOS在用于NMOS晶体管的第一致能信号上接通。负载单元320还包括并行排列在第一电阻器P_R1的第二端子上的多个PMOS晶体管MP3、MP4、MP5和MP6以及并行排列在第二电阻器N_R1的第二端子上的多个NMOS晶体管MN3、MN4、MN5和MN6。
图9是描述了图4中所示第一延迟调整单元410的框图。
如图所示，第一延迟调整单元410包括第一延迟单元411，用于将ODT时序信号RCLK1延迟第一预定时序；第二延迟单元412，用于将第一延迟单元411的输出信号延迟第二预定时序；第三延迟单元413，用于将第二延迟单元412的输出信号延迟第三预定时序；用于传递ODT时序信号RCLK1的第一传输门T7；用于传递第一延迟单元411的输出信号的第二传输门T8；用于传递第二延迟单元412的输出信号的第三传输门T9；用于传递第三延迟单元413的输出信号的第四传输门T10；以及延迟控制单元414A至414C，用于控制所致能的第一至第四传输门T7至T10之一，其中根据所致能的第一至第四传输门T7至T10之一，来决定用以调整输入垫阻抗的时序。第一延迟控制单元414A还输出第一延迟时序信号OPT_DLY<I>、OPT_DLYZ<I>，其中第一传输门T7和第四传输门T10之一根据第一延迟时序信号OPT_DLY<I>和OPT_DLYZ<I>的逻辑电平来接通。第二延迟控制单元414B输出第二延迟时序信号OPT_DLY<J>和OPT_DLYZ<J>，其中第二传输门T8根据第二延迟时序信号OPT_DLY<J>和OPT_DLYZ<J>来接通。第三延迟控制单元414C输出第三延迟时序信号OPT_DLY<K>和OPT_DLYZ<K>，其中第三传输门T9根据第三延迟时序信号OPT_DLY<K>和OPT_DLYZ<K>来接通。
图10是说明了图9中所示延迟单元411的示意电路图。
如图所示，延迟单元411包括串行排列的第一至第三缓冲器31、32、33；第一开关装置S1，用于耦合信号输入端子IN和第一缓冲器31的输入端子；第二开关装置S2，用于耦合第一缓冲器31的输出端子和第二缓冲器32的输入端子；第三开关装置S3，用于耦合第二缓冲器32的输出端子和第三缓冲器33的输入端子；第四开关装置S4，用于耦合第三缓冲器33的输出端子和信号输出端子OUT；第五开关装置S5，具有耦合到信号输入端子IN的第一端子；第六开关装置S6，具有耦合到第五开关装置S5的第二端子的第一端子和耦合到信号输出端子OUT的第二端子；第七开关装置S7，具有耦合到第五开关装置S5的第二端子的第一端子和耦合到第二缓冲器32的输入端子的第二端子；以及第八开关装置S8，具有耦合到第五开关装置S5的第二端子的第一端子和耦合到第三缓冲器33的输入端子的第二端子。
图11是说明了图9中所示延迟控制控制单元414A的示意电路图。
如图所示，延迟控制控制单元414A包括熔丝F，具有耦合到电源电压VDD的第一端子；电容器CAP，具有耦合到熔丝F的第二端子的第一端子以及耦合到电源地电压VSS的第二端子；第一反相器I10，具有耦合到熔丝F的第二端子的输入端子；NMOS晶体管MN7，具有耦合到熔丝F的第二端子的漏极、耦合到电源地VSS的源极、以及耦合到第一反相器I10的输出端子的栅极；第二反相器I11，用于反相第一反相器I10的输出信号和输出用于接通第一传输门T7的输出信号；第三反相器I12，用于反相第二反相器I11的输出和输出用于接通第四传输门T10的输出信号。
图12是说明了根据本发明另一实施例的延迟控制单元414A_1的示意电路图。
如图所示，第一延迟控制单元414A_1包括第一PMOS晶体管MP7，具有耦合到电源电压VDD的第一端子和耦合到反熔丝控制信号ANT的栅极；第一NMOS晶体管MN8，具有耦合到第一PMOS晶体管MP7的第一端子的第一端子以及耦合到反熔丝控制信号ANT的栅极；第二NMOS晶体管MN9，具有耦合到反熔丝致能信号PG的栅极、耦合到第一NMOS晶体管MN8的第二端子的第一端子、以及耦合到电源地VSS的第二端子；第二PMOS晶体管MP8，具有耦合到开电源信号PWRUP的栅极、耦合到电源电压VDD的第一端子、以及耦合到第一NMOS晶体管MN8的第一端子的第二端子；反熔丝ANTF，具有耦合到第一NMOS晶体管MN8的第一端子的第一端子和耦合到用于切断反熔丝ANTF操作的反熔丝电压VBBF的第二端子；第一反相器I13，用于反相第一NMOS晶体管MN8的第一端子的输出信号和输出用于接通第一传输门T7的输出信号OPT_DLY<I>；以及第二反相器I14，用于反相第一反相器I13的输出和输出用于接通第四传输门T10的输出信号。而且，传输门T11排列在反熔丝与节点TF之间。传输门T11接收电源地VSS和用于反熔丝操作的电压VBBA，并且在半导体存储器装置激活的同时一直接通。
这里，反熔丝控制信号ANT是NAND逻辑门ND5的输出。NAND逻辑门ND5接收测试信号TM_I和反熔丝致能信号ANTI_EN，并且产生反熔丝控制信号ANT。
测试信号TM_I是根据测试模式而激活的信号。反熔丝致能信号ANTI_EN是用于激活延迟控制单元414A_1的致能信号。反熔丝电压VBBF具有用于短路反熔丝的电压电平。如果在反熔丝的两个端子之间提供临界电压，则反熔丝将击穿，并且反熔丝的两个端子将短路。开电源信号PWRUP是在电源电压的临界电平被提供给半导体存储器装置之后从电源电压检测电路(未示出)提供的信号。
进一步，第二和第三延迟控制单元414B、414C的构造与第一延迟控制单元414A的是相同的。相应地，在本说明书中为了方便，省略了第二和第三延迟控制单元414B、414C的详细说明。
此后，参考图4到12，详细说明根据本发明来调整用于ODT操作的时序的操作。
如上所述，用于系统中的半导体存储器装置并非用作为单个装置，而是用作为排列到PCB中排列的模块的多个装置。排列半导体存储器装置的该模块具有至少两个级。
这里，级是这样的块，其输出在芯片集与模块之间输出/输入的数据比特量。
例如，如果十六个半导体存储器装置排列在模块中，其中每个半导体存储器装置可输出8比特数据，并且数据量在用于数据存取的一个操作时在芯片集与模块之间是64比特，则模块具有两个级。模块中的每一级输入/输出64比特数据。
进一步，第一级可位于模块中的一侧处，第二级可位于模块中的另一侧处。另外，第一级可位于模块一侧的一个区域上，第二级可位于模块该侧的其他区域上。
每一级与芯片集之间的数据传输线的每个负载是不同的，因为模块的每一级分别以芯片集来输入和输出数据，并且每一级与芯片集之间的路径是不同的。为了去除输入数据信号的反射，模块中排列的每个半导体存储器装置具有用于调整输入垫阻抗的时序边际。因此，用于为ODT操作来调整输入垫阻抗的时序边际应当根据排列存储器装置的每一级而不同。
本发明的半导体存储器装置具有用于为ODT操作来调整输入垫阻抗的优化时序边际，而不管排列于半导体存储器装置中的什么级。
例如，如果半导体存储器装置排列于模块中的第一级，则ODT时序控制单元100接通传输门T1。然后，半导体存储器装置对于第一时序边际来调整用于ODT操作的输入垫阻抗。类似地，如果半导体存储器装置排列于模块中的第二级，则ODT时序控制单元100接通传输门T2。然后，半导体存储器装置对于第二时序边际来调整用于ODT操作的输入垫阻抗。
也就是说，从延迟调整单元400输出的ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D被用作为用于决定半导体存储器装置中的ODT操作时序的参考信号。
由于半导体存储器装置调整了延迟调整单元400的延迟时序，所以确定了ODT时序信号RCLKD1D、FCLKD1D、RCLKD2D和FCLKD2D的输出时序。
结果，决定了从用于控制阻抗调整单元300的ODT操作单元200输出的阻抗选择信号的时序；阻抗调整单元300根据阻抗选择信号来调整输入垫DQ的阻抗。因此，本发明的半导体存储器装置具有用于ODT操作的优化时序边际。
具体来说，用于ODT时序控制单元100的译码单元110译码EMRS信号EMRS<A2>和EMRS<A6>以产生译码信号S0、S1和S2。
ODT时序控制单元100的信号输出单元110接收译码信号S0、S1和S2以及用于写操作的命令信号WT，以产生第一级检测信号DIY_RANK、DIY_RANKZ或第二级检测信号DIY_RANKZ、DIY_RANK之一。结果，决定了将内部控制时钟RCLK1、RCLK2、FCLK1和FCLK2传递到ODT时序信号RCLK1D、FCLK1D、RCLK2D和FCLK2D中的路径。即，决定了延迟调整单元400的延迟时间。
ODT操作控制单元200与ODT时序信号RCLK1D、FCLK1D、RCLK2D和FCLK2D同步从外部电路接收ODT信号ODT_D，并且根据译码信号S0、S1和S2以及接收的ODT信号来激活阻抗选择信号ODTS0、ODTS1和ODTS2之一。
阻抗调整单元300根据激活的阻抗选择信号ODTS0、ODTS1和ODTS2之一来调整输入垫DQ的阻抗。例如，阻抗调整单元300将输入垫DQ的阻抗值调整为50ohm、75ohm和150ohm之一。随着阻抗调整单元300控制由阻抗选择信号ODTS0、ODTS1和ODTS2选择性地致能的多个负载单元320、330和340，阻抗调整单元300为输入垫提供预定阻抗。如果输入垫的阻抗被改变为预定的优化阻抗值，则数据信号可输入到输入垫而无数据信号反射。
另一方面，如图3所示，关于ODT信号ODT_D输入时序和输入垫阻抗调整时序的操作时序在半导体存储器装置的规格中被定义为tAON和tAOF。
在处理环境下，常规的半导体存储器装置可能具有与上述规格tAON和tAOF有关的操作时序的弱点。在此情况下，由于本发明的半导体存储器装置改变了第一延迟调整单元410或第二延迟调整单元420的延迟时序，能够克服与前规格tAON和tAOF有关的操作时序的弱点。
根据排列于第一延迟调整单元410的传输门T7、T8、T9和T10中致能的一个，决定了第一延迟调整单元410的延迟时间。
延迟控制单元414A、414B和414C分别产生第一延迟时序信号OPT_DLY<I>和OPT_DLYZ<I>、第二延迟时序信号OPT_DLY<J>和OPT_DLYZ<J>、第三延迟时序信号OPT_DLY<K>和OPT_DLYZ<K>。延迟控制单元414A、414B和414C产生的信号被选择性地致能。然后，传输门T7、T8、T9和T10被选择性地接通。然后，决定了第一延迟调整单元410的延迟时间。
为了产生每个激活的输出信号，延迟控制单元414A、414B和414C的每一个具有熔丝或反熔丝。
当延迟控制单元414A、414B和414C的每一个使用熔丝时，延迟控制单元414A、414B和414C的每一个构造为如图11中所示的电路。如果延迟控制单元414A的熔丝F烧断，则激活第一延迟时序信号OPT_DLY<I>/OPT_DLYZ<I>。
当延迟控制单元414A，414B和414C的每一个使用反熔丝ANTF时，延迟控制单元414A、414B和414C的每一个构造为如图12中所示的电路。在测试模式信号TM_I和反熔丝致能信号被激活的状态下，如果提供反熔丝电压VBBF和激活反熔丝控制信号ANT，则切断反熔丝ANTF，然后急活所致能的延迟时序信号OPT_DLY<I>/OPT_DLYZ<I>。
由于第一或第二延迟调整单元410和420调整了延迟时间，可修正关于tAON和tAOF的操作时序的失真。
进一步，在数据被存取到一个级的一个半导体存储器装置的同时，其他级的其他半导体存储器装置可以是ODT操作。在此情况下，ODT时序控制单元100接通传输门T1和传输门T2之一。然后，每个半导体存储器装置可具有ODT操作的优化时序。
如上所述，本发明的半导体存储器装置可具有关于ODT操作的优化时序，而不管半导体存储器装置中排列的级的位置。此外，本发明的半导体存储器装置能够一直具有关于ODT操作的优化时序，而不管制造环境如何，因为能够修复关于tAON和tAOF的操作时序的失真。
因此，多个数据能够高速串行、稳定和可靠地输入到半导体存储器装置中。
本申请包含与在2005年6月30日向韩国专利局提交的韩国专利申请No.KR 2005-0058712有关的主题内容，在此通过引用将其全部内容结合于本申请中。
尽管本发明已经相关于某些具体实施例来说明，但是对于本领域的普通技术人员显然的是，在不脱离本发明的精神和范围时可做出各种变化和改型。
权利要求
1.一种半导体存储器装置，包含阻抗调整单元，用于根据阻抗选择信号来调整输入垫的阻抗值；ODT操作控制单元，用于使用译码信号和ODT时序信号在产生阻抗选择信号时控制阻抗调整单元；延迟调整单元，用于将内部控制时钟延迟预定时序，由此产生ODT时序信号；以及ODT时序控制单元，用于根据半导体存储器装置是排列于模块中的第一级还是第二级来控制延迟调整单元以决定预定时序的值。
2.如权利要求1所述的装置，其中延迟调整单元包括第一延迟调整单元，用于将内部控制时钟延迟第一时序；第二延迟调整单元，用于将第一延迟调整单元的输出延迟第二时序；第一传输门，用于将第一延迟调整单元的输出作为ODT时序信号传递到ODT操作控制单元，其中第一传输门根据输出到ODT时序控制单元的第一级检测信号来接通；以及第二传输门，用于将第二延迟调整单元的输出作为ODT时序信号传递到ODT操作控制单元，其中第二传输门根据输出到ODT时序控制单元的第二级检测信号来接通。
3.如权利要求2所述的装置，其中ODT时序控制单元包括信号产生单元，用于根据译码信号来产生第一级检测信号或第二级检测信号，其中信号产生单元用于写操作的命令信号致能；以及译码单元，用于对输入到地址输入垫的EMRS信号译码和产生译码信号到信号产生单元。
4.如权利要求3所述的装置，其中信号产生单元包括逻辑门，用于以译码信号进行OR操作；NAND门，用于以命令信号和逻辑门的输出信号来进行NAND操作，以及输出第一级检测信号；以及反相器，用于反相NAND门的输出信号和输出第二级检测信号。
5.如权利要求3所述的装置，其中译码单元包括第一反相器，用于反相第一EMRS信号；第二反相器，用于反相第一反相器的输出信号；第三反相器，用于反相第二EMRS信号；第四反相器，用于反相第三反相器的输出信号；第一AND门，用于以第二反相器的输出信号和第三反相器的输出信号来进行AND操作，以及输出第一译码信号；第二AND门，用于以第一反相器的输出信号和第四反相器的输出信号来进行AND操作，以及输出第二译码信号；以及第三AND门，用于以第二反相器的输出信号和第四反相器的输出信号来进行AND操作，以及输出第三译码信号。
6.如权利要求5所述的装置，其中ODT操作控制单元包括ODT信号传递单元，用于根据ODT时序信号来锁存和传递ODT信号；以及阻抗选择单元，用于根据第一至第三译码信号，接收所传递的ODT信号和输出所传递的ODT信号作为阻抗选择信号。
7.如权利要求6所述的装置，其中ODT信号传递单元包括传输门，用于根据ODT时序信号来传递ODT时序信号；以及锁存单元，用于锁存所传递的ODT时序信号。
8.如权利要求6所述的装置，其中阻抗选择单元包括第一AND门，用于以第一译码信号和传递的ODT时序信号来进行AND操作，以及产生具有与输入垫的第一输入阻抗值有关的第一信息的第一阻抗选择信号；第二AND门，用于以第二译码信号和传递的ODT时序信号来进行AND操作，以及产生具有与输入垫的第二输入阻抗值有关的第二信息的第二阻抗选择信号；以及第三AND门，用于以第三译码信号和传递的ODT时序信号来进行AND操作，以及产生具有与输入垫的第三输入阻抗值有关的第三信息的第三阻抗选择信号。
9.如权利要求8所述的装置，其中阻抗调整单元包括多个致能信号产生单元，用于分别输出第一致能信号、第二致能信号和第三致能信号，其中每个致能信号分别对应第一阻抗选择信号、第二阻抗选择信号和第三阻抗选择信号；以及多个负载单元，并行排列于输入垫中，用于根据第一至第三阻抗致能信号来改变输入垫的阻抗。
10.如权利要求9所述的装置，其中致能信号产生单元包括反相器，用于反相第一阻抗选择信号和输出用于PMOS晶体管的第一致能信号；以及缓冲器，用于缓冲第一阻抗选择信号和输出用于NMOS晶体管的第一致能信号。
11.如权利要求10所述的装置，其中负载单元包括第一电阻器，其中第一电阻器的第一端子耦合到输入垫；第二电阻器，其中第二电阻器的第一端子耦合到输入垫；PMOS晶体管，用于将电源端子耦合到第一电阻器的第二端子，其中PMOS被用于PMOS晶体管的第一致能信号接通；以及NMOS晶体管，用于将电源地的端子耦合到第二电阻器的第二端子，其中NMOS被用于NMOS晶体管的第一致能信号接通。
12.如权利要求11所述的装置，其中负载单元包括并行排列于第一电阻器的第二端子的多个PMOS晶体管、以及并行排列于第二电阻器的第二端子的多个NMOS晶体管。
13.如权利要求2所述的装置，其中第一延迟调整单元包括第一延迟，用于将ODT时序信号延迟第一预定时序；第二延迟，用于将第一延迟的输出信号延迟第二预定时序；第三延迟，用于将第二延迟的输出信号延迟第三预定时序；第一传输门，用于传递ODT时序信号；第二传输门，用于传递第一延迟的输出信号；第三传输门，用于传递第二延迟的输出信号；第四传输门，用于传递第三延迟的输出信号；以及延迟控制单元，用于控制所致能的第一至第四传输门之一，其中根据致能的第一至第四传输门之一来决定用于调整输入垫阻抗的时序。
14.如权利要求13所述的装置，延迟控制单元包括第一延迟控制单元，用于输出第一延迟时序信号，其中第一传输门和第四传输门之一根据第一延迟时序信号的逻辑电平来接通；第二延迟控制单元，用于输出第二延迟时序信号，其中第二传输门根据第二延迟时序信号来接通；以及第三延迟控制单元，用于输出第三延迟时序信号，其中第三传输门根据第三延迟时序信号来接通。
15.如权利要求14所述的装置，其中第一延迟包括串行排列的第一至第三缓冲器；第一开关装置，用于耦合信号输入端子和第一缓冲器的输入端子；第二开关装置，用于耦合第一缓冲器的输出端子和第二缓冲器的输入端子；第三开关装置，用于耦合第二缓冲器的输出端子和第三缓冲器的输入端子；第四开关装置，用于耦合第三缓冲器的输出端子和信号输出端子；第五开关装置，具有耦合到信号输入端子的第一端子；第六开关装置，具有耦合到第五开关装置的第二端子的第一端子和耦合到信号输出端子的第二端子；第七开关装置，具有耦合到第五开关装置的第二端子的第一端子和耦合到第二缓冲器的输入端子的第二端子；以及第八开关装置，具有耦合到第五开关装置的第二端子的第一端子和耦合到第三缓冲器的输入端子的第二端子。
16.如权利要求14所述的装置，其中第一延迟控制单元包括熔丝，具有耦合到电源电压的第一端子；电容器，具有耦合到熔丝的第二端子的第一端子和耦合到电源地的第二端子；第一反相器，具有耦合到熔丝的第二端子的输入端子；NMOS晶体管，具有耦合到熔丝的第二端子的漏极、耦合到电源地的源极、以及耦合到第一反相器的输出端子的栅极；第二反相器，反相第一反相器的输出信号和输出用于接通第一传输门的输出信号；以及第三反相器，反相第二反相器的输出和输出用于接通第四传输门的输出信号。
17.如权利要求14所述的装置，其中第一延迟控制单元包括第一PMOS晶体管，具有耦合到电源电压的第一端子和耦合到反熔丝控制信号的栅极；第一NMOS晶体管，具有耦合到第一PMOS晶体管的第一端子的第一端子和耦合到反熔丝控制信号的栅极；第二NMOS晶体管，具有耦合到反熔丝致能信号的栅极、耦合到第一NMOS晶体管的第二端子的第一端子和耦合到电源地的第二端子；第二PMOS晶体管，具有耦合到开电源信号的栅极、耦合到电源电压的第一端子和耦合到第一NMOS晶体管的第一端子的第二端子；反熔丝，具有耦合到第一NMOS晶体管的第一端子的第一端子和耦合到用于切断反熔丝操作的反熔丝电压的第二端子；第一反相器，用于反相第一NMOS晶体管的第一端子的输出信号和输出用于接通第一传输门的输出信号；以及第二反相器，用于反相第一反相器的输出和输出用于接通第四传输门的输出信号。
全文摘要
根据本发明的半导体存储器装置能够方便地改变调整ODT操作的时序和具有优化的ODT时序，不管半导体存储器装置是安置于模块的任一级上。本发明包括阻抗调整单元，用于根据阻抗选择信号来调整输入垫的阻抗值；ODT操作控制单元，用于使用译码信号和ODT时序信号在产生阻抗选择信号时控制阻抗调整单元；延迟调整单元，用于将内部控制时钟延迟预定时序，由此产生ODT时序信号；以及ODT时序控制单元，用于根据半导体存储器装置是排列至模块的第一级还是第二级来控制延迟调整单元以决定预定时序的值。
文档编号G11C7/10GK1892892SQ20061000210
公开日2007年1月10日 申请日期2006年1月16日 优先权日2005年6月30日
发明者金溶美 申请人:海力士半导体有限公司