专利名称：半导体存储器装置的制作方法
技术领域：
随着半导体存储器的尺寸的减小，内部电压的电平亦变得较低。大多数半导体存储器包括产生用于操作半导体存储器的各种内部电压的内部电压发生器。在所述各种内部电压中，诸如DRAM的使用位线感测放大器(以下称为BLSA)的半导体存储器装置使用了用于感测单元数据的核心电压。
在行地址所选的字线被激励之后，存储在连接到所选字线的多个存储器单元中的数据被传送到每个对应的位线。然后，每个BLSA感测和放大每个位线对之间的电压差。为了执行上述操作，由于一次操作数百万的BLSA，大量电流被消耗。同时，难以通过使用具有低电压电平的核心电压VCORE在短时间内操作所述大量BLSA。
为解决上述问题，用于使能BLSA的电源线通过使用过驱动方法来驱动，该方法在BLSA的初始操作时使用比核心电压VCORE高的预定电压。所述初始操作直接在存储器单元和位线共享电荷之后执行。在此，该过驱动方法中所用的预定电压通常是电源电压VDD。
图1是示出DRAM核心的部分电路的块图。
如以上所述，BLSA被提供以放大在位线上加载的数据。因此，每个位线对被提供一个BLSA。由于多个存储器单元以阵列形式排列，多个BLSA以阵列形式排列。
如图1所示，BLSA阵列10被提供有在上拉电源线RTO和下拉电源线SB之间偶合的多个BLSA。上拉电源线RTO和下拉电源线SB由多个BLSA共用。此外，BLSA驱动器15被提供于BLSA阵列10的一侧。BLSA阵列10和BLSA驱动器15亦以阵列形式排列。
图2是描述DRAM核心的部分电路的示意电路图。
如所示，BLSA通常使用连接在位线对BL和/BL与上拉电源线RTO之间的两个PMOS晶体管以及连接在位线对BL和/BL与下拉电源线SB之间的两个NMOS晶体管来实施。此外，被提供有一个NMOS晶体管和一个电容器的存储器单元被放置在位线BL和字线WL之间。尽管在图2中未示出，位线分离器(bit line separator)、位线均衡器/预充电器和列选择器设置在BLSA和存储器单元之间。
同时，BLSA驱动器15包括第一和第二RTO驱动PMOS晶体管P1和P2以及SB驱动NMOS晶体管N1。响应于第一RTO驱动控制信号RTOEN0，第一RTO驱动PMOS晶体管P1向上拉电源线RTO提供电源电压VDD。响应于第二RTO驱动控制信号RTOEN1，第二RTO驱动PMOS晶体管P2向上拉电源线RTO提供核心电压VCORE。响应于SB驱动控制信号SBEN，SB驱动NMOS晶体管N1向下拉电源线SB提供地电压VSS。
此外，BLSA15包括三个NMOS晶体管，当BLSA不被操作时，响应于位线均衡信号BLEQ，其将上拉和下拉电源线RTO和SB均衡或预充电为预充电电压VBLP。
在此，第一和第二RTO驱动控制信号RTOEN0和RTOEN1是低电平有效信号。然而，如果第一和第二RTO驱动控制信号RTOEN0和RTOEN1亦可以是高电平有效信号，则第一和第二RTO驱动PMOS晶体管P1和P2被换成NMOS晶体管。
图3是说明图2所示DRAM核心的操作的波形。
如所示，响应于激励的位线均衡信号BLEQ，BLSA驱动器15的驱动晶体管P1、P2和N1被关断，并且上拉和下拉电源线RTO和SB被以预充电电压VBLP来预充电，直到激活命令ACT被输入。
在激活命令ACT在时序t0被输入并且经过预定时间之后，在时刻t1，字线WL被激励并且位线均衡信号BLEQ变为逻辑电平“L”。此时，预充电电压VBLP不被提供给上拉和下拉电源线RTO和SB。当字线WL被激励时，存储在存储器单元中的数据通过电荷共享操作加载到位线对BL和/BL中。在预定时间之后，即在时刻t2，第一RTO驱动控制信号RTOEN0被激励为逻辑电平“L”，并且SB驱动控制信号SBEN被激励为逻辑电平“H”。然后，上拉电源线RTO由第一RTO驱动PMOS晶体管P1提供电源电压VDD；下拉电源线SB由SB驱动NMOS晶体管N1提供地电压VSS。
在经过预定过驱动时间之后，在时刻t3，第一RTO驱动控制信号RTOEN0被去激励为逻辑电平“H”并且第二RTO驱动控制信号RTOEN1被激励为逻辑电平“L”。然后，上拉电源线RTO由第二RTO驱动控制驱动PMOS晶体管P2提供核心电压VCORE。
同时，在时刻t3之后，列选择器被激励以由此将BLSA所放大的数据传递到数据总线中，并且将所放大的数据恢复到存储器单元中。尽管未在图3中示出，在预充电命令被输入之后，位线对BL和/BL、上拉电源线RTO和下拉电源线SB被预充电为预充电电压VBLP。
在用于BLSA的上述驱动方法中，过驱动时段，即从时刻t2到时刻t3，由延迟逻辑块来确定。因此，过驱动操作被强迫在预定固定时间内执行。
图4是描述用于在常规半导体存储器装置中使用的RTO驱动控制信号产生块的块图。
如所示，RTO驱动控制信号产生块包括延迟电路40、RTO驱动控制信号发生器45和第一和第二驱动NMOS晶体管MN0和MN1。延迟电路40接收BLSA使能信号SAEN以输出过驱动使能信号OVDEN。RTO驱动控制信号发生器45接收BLSA使能信号SAEN和过驱动使能信号OVDEN以产生第一和第二RTO驱动控制信号RTOEN0和RTOEN1。响应于第一RTO驱动控制信号RTOEN0，第一驱动NMOS晶体管MN0向上拉电源线RTO提供电源电压VDD。响应于第二RTO驱动控制信号RTOEN1，第二驱动NMOS晶体管MN1向上拉电源线RTO提供核心电压VCORE。在此，NMOS晶体管被用于驱动上拉电源线RTO，这与图2的情况相反。
图5A是说明图4所示RTO驱动控制信号产生块的操作的波形。
如所示，当BLSA使能信号SAEN被激励为逻辑电平“H”时，响应于BLSA使能信号SAEN，延迟电路40产生过驱动使能信号OVDEN。在BLSA使能信号SAEN被激励之后，过驱动使能信号OVDEN被激励为逻辑电平“H”一段预定时间。而且，根据BLSA使能信号SAEN和过驱动使能信号OVDEN的电平，RTO驱动控制信号发生器45产生第一和第二RTO驱动控制信号RTOEN0和RTOEN1。当BLSA使能信号SAEN和过驱动使能信号OVDEN处于逻辑电平“H”时，第一RTO驱动控制信号RTOEN0被激励为逻辑电平“H”。同时，当BLSA使能信号SAEN处于逻辑电平“H”而过驱动使能信号OVDEN处于逻辑电平“L”时，第二RTO驱动控制信号RTOEN1被激励。即，过驱动时段由过驱动使能信号OVDEN来限定。
参考图4，延迟电路40可简单地用包括延迟D的脉冲发生器来实施。过驱动时段的长度由延迟电路40中的延迟D的延迟时间来确定。
图5B和5C是示出根据电源电压VDD电平的上拉电源线RTO和位线BL的电压电平的波形。
在图5B的情况下，低电源电压VDD_L的电平比VDD电平相对低。图4中所示常规RTO驱动控制信号产生块中的延迟D的延迟时间根据低电源电压VDD_L来确定。因此，过驱动操作在低电源电压VDD_L环境下适当地执行。
然而，当电源电压的电平如图5C所示相对高时，过驱动操作被过度执行；且因此位线BL被过度充电。位线BL的过度电荷通过第二驱动NMOS晶体管MN1流回到核心电压端子。在图5C中，“VA”表示由过度过驱动操作导致的位线BL的过度电荷的量。在此，比VDD相对高的电源电压被称为高电源电压VDD_H。
当过度电荷流回到核心电压端子时，核心电压VCORE的电平变得不稳定。为了使核心电压VCORE的电压稳定，另外需要用于对过度电荷迅速放电的电路。然而，其结果是所述电路大量浪费电流。而且，当BLSA被重复驱动时，上述问题被进一步加深。
同时，如果过驱动时段被减小以防止过度过驱动操作，例如在低电源电压VDD_L下，位线BL被过于缓慢地放大。结果，很难以适当地确定常规RTO驱动控制信号产生块中的过驱动时段。
发明内容
因此，本发明的一个目的是提供一种半导体存储器装置，其根据电源电压电平来调节位线过驱动时段。
根据本发明的一个方面，提供了一种用于稳定位线感测放大器(以下称为BLSA)的半导体存储器装置，包括由感测放大器驱动电压操作的BLSA；以及控制器，用于比较所反馈的感测放大器驱动电压与基准电压以由此输出感测放大器驱动电压到BLSA。
根据本发明的另一个方面，提供了一种用于将驱动电压稳定地提供给BLSA的方法，包括比较所反馈的感测放大器驱动电压与基准电压以由此输出感测放大器驱动电压；以及通过使用所述感测放大器驱动电压来操作BLSA。
根据结合附图给出的以下优选实施例描述，本发明的以上和其他目的和特征将变得显而易见，在附图中
图1是示出DRAM核心的部分电路的块图；图2是描述所述DRAM核心的部分电路的示意电路图；图3是说明图2中所示DRAM核心的操作的波形；图4是描述根据常规技术的RTO驱动控制信号产生块的块图；图5A是说明图4中所示RTO驱动控制信号产生块的操作的波形；图5B和5C是示出根据电源电压电平的上拉电源线和位线的电压电平的波形；图6是描述根据本发明优选实施例的RTO驱动控制信号产生块的块图；图7是说明图6中所示RTO驱动控制信号产生块的操作的波形；图8是描述图6中所示盲延迟电路的示意电路图；图9是描述图6中所示感测块的示意电路图；图10是描述图6中所示RTO驱动控制信号发生器的示意电路图；图11是示出图6中所示反馈电路的示意电路图；图12是说明图6中所示RTO驱动控制信号产生块的操作的波形。
具体实施例方式
以下将参考附图详细描述根据本发明的半导体存储器装置。
图6是描述根据本发明优选实施例的RTO驱动控制信号产生块的块图。
如所示，RTO驱动控制信号产生块包括盲延迟电路100、感测块200、RTO驱动控制信号发生器300和反馈电路400。
延迟位线感测放大器(以下称为BLSA)使能信号SAEN的盲延迟电路100输出检测使能信号DET_EN。响应于检测使能信号DET_EN，感测块200比较基准电压VREFC与反馈电压VFD以输出过驱动关断信号VODOFF。响应于BLSA使能信号SAEN和过驱动关断信号OVDOFF，RTO驱动控制信号发生器300输出第一和第二RTO驱动控制信号RTOEN0和RTOEN1。在此，基准电压的电平VREFC具有核心电压VCORE的一半电平。
RTO驱动控制信号产生块进一步包括第一和第二驱动NMOS晶体管MN0和MN1。响应于第一RTO驱动控制信号RTOEN0，第一驱动NMOS晶体管MN0向上拉电源线RTO提供电源电压VDD。响应于第二RTO驱动控制信号RTOEN1，第二驱动NMOS晶体管MN1向上拉电源线RTO提供核心电压VCORE。
此外，接收加载于上拉电源线RTO的预定电压，如VDD或VCORE的反馈电路400产生指示位线BL状态的反馈电压VFD。
图7是说明图6中所示RTO驱动控制信号产生块的操作的波形。
如所示，在激活命令ACT被输入之后，当BLSA使能信号SAEN被激励为逻辑电平“H”时，RTO驱动控制信号300将第一RTO驱动控制信号RTOEN0激励为逻辑电平“H”。
在BLSA的初始操作时，即直接在存储器单元和位线共享电荷之后，响应于第一RTO驱动控制信号RTOEN0，盲延迟电路100开始预定时间tD期间的过驱动操作。就是说，在预定时间tD期间，上拉电源线RTO被供以电源电压VDD而不使能感测块200。以下，预定时间tD被称为盲过驱动时段tD，因为过驱动操作应当在该时段内执行。
感测块200在盲过驱动时段tD内不被操作以由此确保RTO驱动控制信号产生块的稳定操作。就是说，如果感测块从开始被操作，则存在过驱动存在不被执行的可能性。盲过驱动时段tD的长度可以根据感测块200和反馈电路400来调节。
在盲过驱动时段tD之后，检测使能信号DET_EN被激励为逻辑电平“H”。然后，响应于检测信号DET_EN，感测块200开始比较基准电压VREFC与反馈电压VFD。如果反馈电压VFD的电平低于基准电压VREFC，则过驱动关断信号OVDOFF的电平变为逻辑电平“L”。相反，当反馈电压VFD的电平高于基准电压时，过驱动关断信号OVDOFF变为逻辑电平“H”。
响应于具有逻辑电平“H”的过驱动关断信号OVDOFF，RTO驱动控制信号发生器300将第一RTO驱动控制信号RTOEN0去激励为逻辑电平“L”，并且同时将第二RTO驱动控制信号RTOEN1激励为逻辑电平“H”。因此，上拉电源线RTO被提供了核心电压VCORE。
接下来，当BLSA使能信号SAEN被去激励为逻辑电平“L”时，核心电压VCORE不被提供给上拉电源线RTO。上拉电源线RTO用预充电电压VBLP来预充电。
同时，过驱动时段基于感测块200的操作来确定并因此可以是可调节的。可变的过驱动时段tV对应于从激励检测使能信号的时刻到激励BLSA使能信号SAEN的时刻的时段。因此，过驱动时段的总长度是(tD+tV)。分别响应于过驱动关断信号OVDOFF以及第一和第二RTO驱动控制信号RTOEN0和RTOEN1，图7中所示的(a)、(b)和(c)时段的每个都是可变的。
图8是描述图6中所示盲延迟电路100的示意电路图。
如所示，盲延迟电路100包括延迟110、第一NAND门NAND1和第一反相器INV1。延迟110延迟BLSA使能信号SAEN一段预定时间。第一NAND门NAND1接收BLSA使能信号SAEN和从延迟110输出的经延迟的BLSA使能信号。第一反相器INV1接收来自第一NAND门NAND1的输出以输出检测使能信号DET_EN。
在此，盲延迟电路100用脉冲发生器来实施。如以上所述，盲延迟电路100输出确定可变过驱动时段tV的检测使能信号DET_EN。
图9是描述图6中所示感测块200的示意电路图。
如所示，感测块200用接收基准VREFC和反馈电压VFD的差动放大器来实施。图9中所示的差动放大器是包括偏置晶体管的NMOS型差动放大器。偏置晶体管连接到地电压VSS并由检测使能信号DET_EN来控制。
如以上所述，感测块200响应于检测信号DET_EN而被使能。如果反馈电压VFD的电平低于基准电压VREFC，则感测块200输出具有逻辑电平“L”的过驱动关断信号OVDOFF。相反，当反馈电压VFD的电平高于基准电压时，感测块200输出具有逻辑电平“H”的过驱动关断信号OVDOFF。
图10是描述图6中所示RTO驱动控制信号发生器300的示意电路图。
如所示，RTO驱动控制信号发生器300被提供有五个反相器INV2到INV6、两个NAND门NAND2和NAND3以及两个缓冲器310_A和310_B。
两个缓冲器310_A和310_B执行提升操作以及通常的缓冲操作以由此改善当上拉电源线RTO由第一和第二RTO驱动控制信号RTOEN0和RTOEN1来驱动时发生的转换速度。
图11是示出图6中所示反馈电路400的示意电路图。
如所示，反馈电路400包括位线模型电路420和分压器440。位线模型电路420用于将位线寄生元件反映到上拉电源线RTO。分压器440分压位线模型电路420的输出电压以由此输出反馈电压VFD。
位线模型电路420被提供有第七反相器INV7、复本驱动PMOS晶体管P3、电阻器R和电容器C。电阻器R和电容器C形成用于模拟寄生元件的RC复本第七反相器INV7接收BLSA使能信号SAEN。响应于第七反相器INV7的输出，通过包括在上拉电源线RTO中加载的电压，复本驱动PMOS晶体管P3驱动RC复本。
分压器440包括在位线节点BL_node和地电压VSS之间彼此串联连接的第一和第二电阻器R1和R2。如图11中所示，可分别通过使用二极管连接的NMOS晶体管来实施第一和第二电阻器R1和R2。当第一和第二电阻器R1和R2的电阻相等时，反馈电压VFD的电平变为在位线节点BL_node加载的电压的一半。亦有可能将反馈电压VFD设置为第一和第二电阻器R1和R2的调节的电阻比所需的预定电平。
在通过复本驱动PMOS晶体管P3和RC复本之后，位线模型电路420输出在上拉电源线RTO中加载的电压以由此精确地反映位线BL的状态。位线BL的状态受BLSA的上拉驱动能力和位线寄生元件两者的影响。BLSA的上拉驱动能力由复本驱动PMOS晶体管P3来模拟；并且位线寄生元件由RC复本来模拟。由于一个位线BL中的位线寄生元件可根据距离上拉电源线RTO的距离而变化，RC复本可通过适当地选择电阻器R和电容器C来模拟。
同时，由于感测块200接收具有VCORE/2的基准电压，分压器440将在位线节点BL_node中加载的电压分为一半。如果分压器440不被使用，即反馈电路400输出在位线节点BL_node中加载的电压，则感测块200接收核心电压VCORE作为基准电压VREFC。
图12是说明图6中所示RTO驱动控制信号产生块的操作的波形。
如所示，当BLSA使能信号SAEN被激励为逻辑电平“H”时，第一RTO驱动控制信号RTOEN0被激励为逻辑电平“H”。响应于第一RTO驱动控制信号RTOEN0，过驱动操作在盲过驱动时段tD期间被执行。由于在盲过驱动时段tD期间执行的过驱动操作，上拉电源线RTO的电平被增加至预定电平。
同时，在盲过驱动时间tD结束的时序，检测信号DET_EN被激励为逻辑电平“H”，并因此感测块200被操作以由此开始可变过驱动操作。在此，可变过驱动操作在可变过驱动操作时段tV期间被执行。此外，感测块200和反馈电路400所导致的某个量的延迟可处于盲过驱动时段tD结束的时刻和检测信号DET_EN被激励的时刻之间。
一般而言，在盲过驱动时段tD结束的时刻，位线BL的电压电平低于核心电压VCORE的电平。而且，反馈电压VFD的电平低于基准电压的电平。因此，过驱动操作被连续执行。然后，上拉电源线RTO和位线BL的电压电平保持增加，并且最终反馈电压VFD的电平变得高于基准电压VREFC的电平。这样，过驱动关断信号OVDOFF变为逻辑电平“H”。
图12的情况(b)和(c)示出说明根据电源电压电平的上拉电源线RTO和位线BL的电压电平的波形。
比较图12的(b)与(c)，上拉电源线RTO的电压电平在低电源电压VDD_L下缓慢增加。因此，位线BL的电压电平增加到核心电压VCORE的电平要花费相对较多的时间。同时，将上拉电源线RTO的电压电平增加至核心电压VCORE的电平花费相对少的时间。
结果，本发明的RTO驱动控制信号产生块提供了根据电源电压VDD的电平来调节的过驱动操作时段。从感测块200输出的过驱动关断信号OVDOFF决定可变过驱动时段tV。
在以上所述的实施例中，NMOS晶体管MN0和MN1用于驱动上拉电源线RTO。然而，其它种类的晶体管可取代NMOS晶体管MN0和MN1而使用。此外，逻辑门和晶体管的种类和位置应当根据输入信号来改变。
更进一步，在以上所述的实施例中，用于分别向上拉电源线RTO提供电源电压VDD和核心电压VCORE的过驱动器MN0和正常驱动器MN1被耦合到上拉电源线RTO。然而，在另一个实施例中，过驱动器仅控制核心电压VCORE端子以由此间接控制上拉电源线RTO。
而且，本发明有可能使用其它电压来取代用于过驱动操作的电源电压VDD和用于正常驱动操作的核心电压VCORE，因为在半导体存储器装置内使用的所有种类的电压都是从电源电压VDD得到的。
如以上所述，本发明的RTO驱动控制信号产生块接收指示位线BL状态的反馈电压VFD以由此确定过驱动时段的长度。这样，本发明根据电源电压VDD的电平而适当地执行过驱动操作。
就是说，在低电源电压VDD_L环境的情况下，本发明提供了相对长的可控制过驱动时段tV以由此充分增加位线BL的电压电平。同时，与低电源电压VDD_L相比，高电源电压VDD_H的可变过驱动时段tV相对短。因此，防止了位线BL被过度充电，并且位线BL的过度电荷流回到核心电压VCORE端子。
本发明包含涉及2005年4月30日提交于韩国专利局的韩国专利申请No.2005-36593的主题，其全部内容在此引入作为参考。
尽管已针对优选实施例描述了本发明，对本领域的技术人员将显而易见的是，可在如所附权利要求中限定的本发明的精神和范围内做出各种改变和修改。
权利要求
1.一种具有位线感测放大器BLSA的半导体存储器装置，包括BLSA，由感测放大器驱动电压来操作；以及控制器，用于比较所反馈的感测放大器驱动电压与基准电压以由此输出感测放大器驱动电压到所述BLSA，并且调节所述BLSA的过驱动操作。
2.如权利要求1的半导体存储器装置，其中所述感测放大器驱动电压是所述控制器选择的正常驱动电压和过驱动电压之一。
3.如权利要求2的半导体存储器装置，其中所述控制器包括盲延迟器，用于延迟BLSA使能信号一段预定时间以由此输出检测信号；传感器，用于响应于所述检测信号来比较基准电压和所反馈的感测放大器驱动电压以由此输出过驱动关断信号；驱动控制信号发生器，用于响应于所述BLSA使能信号和过驱动关断信号来产生第一和第二驱动控制信号；驱动电路，用于响应于所述第一和第二驱动控制信号来驱动BLSA上拉电源线；以及反馈电路，用于接收BLSA上拉电源线的电压以由此产生反馈电压。
4.如权利要求3的半导体存储器装置，其中所述驱动电路包括第一驱动器，用于响应于所述第一控制信号来用过驱动电压来驱动BLSA上拉电源线；以及第二驱动器，用于响应于所述第二驱动控制信号来将BLSA上拉电源线驱动为正常驱动电压。
5.如权利要求4的半导体存储器装置，其中所述正常驱动电压是核心电压；并且所述过驱动电压是电源电压。
6.如权利要求5的半导体存储器装置，其中所述第一驱动器是第一NMOS晶体管，该第一NMOS晶体管连接在电源电压和BLSA上拉电源线之间并通过其栅极来接收所述第一驱动控制信号。
7.如权利要求6的半导体存储器装置，其中所述第二驱动器是第二NMOS晶体管，其连接在核心电压和BLSA上拉电源线之间并通过其栅极来接收所述第二驱动控制信号。
8.如权利要求5的半导体存储器装置，其中所述传感器包括差动放大器，其接收基准电压和所反馈的感测放大器驱动电压，该差动放大器响应于所述检测信号而被使能。
9.如权利要求8的半导体存储器装置，其中所述反馈电路包括位线模型电路，用于将位线寄生元件反映到BLSA上拉电源线的电压。
10.如权利要求9的半导体存储器装置，其中所述基准电压是核心电压。
11.如权利要求10的半导体存储器装置，其中所述位线模型电路包括RC复本，用一个电阻器和一个电容器形成，该RC复本用于模拟位线寄生元件；MOS晶体管，用于响应于BLSA使能信号通过使用BLSA上拉电源线的电压来驱动所述RC复本。
12.如权利要求9的半导体存储器装置，其中所述反馈电路进一步包括分压器，用于分压所述位线模型电路的输出电压以由此输出反馈电压。
13.如权利要求12的半导体存储器装置，其中所述基准电压的电平具有核心电压的一半电平。
14.如权利要求13的半导体存储器装置，其中所述分压器被提供有彼此串联连接的第一和第二电阻器，该第一和第二电阻器具有彼此相同的电阻。
15.如权利要求5的半导体存储器装置，其中所述盲延迟器包括延迟器，接收所述BLSA使能信号；NAND门，接收所述延迟的输出和BLSA使能信号；以及反相器，接收所述NAND门的输出。
16.如权利要求5的半导体存储器装置，其中所述驱动控制信号发生器包括第一AND门，用于对所述BLSA使能信号和所述过驱动关断信号做逻辑乘法；以及第二AND门，用于对所述BLSA使能信号和所述第一AND门的输出。
17.如权利要求5的半导体存储器装置，其中所述驱动控制信号发生器包括第一反相器，接收所述BLSA使能信号；第二反相器，接收来自所述第一反相器的输出；第三反相器，接收所述过驱动关断信号；第一NAND门，接收所述第三反相器的输出和BLSA使能信号；第二NAND门，接收所述第一NAND门和第二反相器的输出；第四反相器，接收所述第二NAND门的输出；第五反相器，接收所述第一NAND门的输出；第一缓冲器，用于缓冲所述第四反相器的输出以由此输出所述第二驱动控制信号；以及第二缓冲器，用于控制所述第五反相器的输出以由此输出所述第一驱动控制信号。
18.一种用于将驱动电压稳定地提供给位线感测放大器BLSA的方法，包括比较所反馈的感测放大器驱动电压与基准电压以由此输出感测放大器驱动电压；以及通过使用所述感测放大器驱动电压来操作所述BLSA。
19.如权利要求18的方法，其中所述感测放大器驱动电压是正常驱动电压和过驱动电压之一。
20.如权利要求18的方法，其中所述比较所反馈的感测放大器驱动电压与所述基准电压的步骤包括延迟BLSA使能信号一段预定固定时间以由此输出检测信号；响应于所述检测信号来比较基准电压和反馈电压以由此输出过驱动关断信号；分别响应于所述BLSA使能信号和所述过驱动关断信号来产生第一和第二驱动控制信号；响应于所述第一和第二驱动控制信号来驱动BLSA上拉电源线；以及接收BLSA上拉电源线的电压以由此产生所述反馈电压。
21.一种具有位线感测放大器(以下称为BLSA)的半导体存储器装置，包括BLSA，由感测放大器驱动电压来操作；控制器，用于比较所反馈的感测放大器驱动电压与基准电压以由此输出感测放大器驱动电压到所述BLSA，并且调节所述BLSA的过驱动操作；以及盲延迟器，用于延迟BLSA使能信号一预定时间以由此输出检测信号。
全文摘要
本发明提供了一种根据电源电压电平来调节位线过驱动时段的半导体存储器装置。用于稳定位线感测放大器(以下称为BLSA)的半导体存储器装置包括BLSA，由感测放大器驱动电压来操作；以及控制器，用于比较所反馈的感测放大器驱动电压与基准电压以由此输出感测放大器驱动电压到BLSA。
文档编号G11C7/06GK1855293SQ20061000210
公开日2006年11月1日 申请日期2006年1月16日 优先权日2005年4月30日
发明者都昌镐 申请人:海力士半导体有限公司