专利名称：半导体存储器及分析半导体存储器故障的方法
技术领域：
本发明涉及一种半导体存储器以及一种用于分析半导体存储器中故障的方法，并且更具体地，涉及一种执行刷新操作的半导体存储器以及一种用于分析半导体存储器中关于针对特定地址的刷新操作的故障的方法。
背景技术：
诸如动态随机访问存储器(DRAM)以及伪静态随机访问存储器(PSRAM)之类的半导体存储器同时刷新与多个字线相关联的存储器单元。在半导体存储器中，在刷新操作中激活的字线多于访问操作中激活的字线。例如，在JP-A 2002-150770以及JP-A H09-180442中公开了这种刷新操作的已知技术。
一般而言，如果半导体存储器中出现故障，需要进行故障分析，以指定故障源的机制。对于故障分析，必须再现发生故障的情形或者与此相似的另一情形。
如前所述，因为刷新操作中激活的字线数目大于访问操作中激活的字线数目，所以在刷新操作期间生成的噪声应当大于访问操作期间的噪声。因此，如果发现针对特定地址的有关刷新操作的故障，必须再现不是对该特定地址执行访问操作而是对该特定地址执行刷新操作的特定情形。
根据现有技术，需要多个刷新周期来重复刷新特定地址，因为在每个刷新周期中仅对特定地址执行一次刷新操作。因此，有关特定情形的故障分析需要很长时间。
发明内容
因此，本发明的目的是提供一种用于分析有关刷新特定地址的刷新操作的故障的方法，其中在短时间中重复再现刷新特定地址的刷新操作。本发明的另一目的是提供一种适于执行该方法的半导体存储器。
根据权利要求1所述的方法以及根据权利要求2所述的半导体存储器解决了这些目的。
在权利要求2的从属权利要求中定义了本发明的优选发展。
图1示出了本发明实施例的半导体存储器的局部方框图，其中为了清楚起见没有示出一些部件；图2示出了图1的计数器控制器和刷新计数器的方框图；以及图3示出了图1的半导体存储器中生成的信号的变化的时序图。
具体实施例方式
根据本发明实施例的半导体存储器是包括模式电阻器(未示出)的同步动态随机访问存储器(SDRAM)。根据该实施例的SDRAM符合联合电子器件工程委员会(JEDEC)标准。SDRAM具有多个管脚，包括A0～A13管脚。当SDRAM接收到模式电阻器设置(MRS)命令，并且A7管脚(外部管脚)处于高状态而A0～A6管脚和A8～A13管脚具有预定值时，SDRAM被设计为进入预定测试模式。在预定测试模式期间，SDRAM被布置为确定测试模式标记。在刷新计数器控制中使用确定/否定的测试模式标记。例如，在JP-A 2002-230996中示出了模式电阻器和测试模式。
如图1所示，半导体存储器包括计数器控制器10、刷新计数器20、行译码器30和存储器单元阵列40。为了清楚起见，在图1中没有示出一些部件。
计数器控制器10包括第一输入部分51、第二输入部分52以及输出部分53。第一输入部分51用于接收以脉冲形式施加的刷新命令信号101。第二输入部分52用于接收测试模式标记102。计数器控制器10基于刷新命令信号101和测试模式标记102，生成计数器控制信号103，并且通过输出部分53输出计数器控制信号103。脉冲的计数值涉及执行刷新操作的次数。
当测试模式标记102被否定时，计数器控制器10输出刷新命令信号101作为计数器控制信号103，其包括涉及刷新操作的计数值的脉冲。当测试模式标记102被确定时，计数器控制器10输出恒定值作为计数器控制信号103。
刷新计数器20包括与已知半导体存储器类似的结构，并且对计数器控制信号103中包括的脉冲计数，以生成计数器输出信号104。计数器输出信号104也称作内部地址。
行译码器30包括与已知半导体存储器类似的结构。行地址译码器30对计数器输出信号104译码，以生成多个行地址105，根据这多个行地址来激活多条字线，从而耦合到激活的字线的多个存储器单元被刷新。
为了知道由行译码器30激活的行地址，可以采用多种已知技术。
例如，如果刷新计数器20具有复位功能，则可以使用复位功能来知道行译码器30激活的行地址。具体地说，因为内部地址(即，计数器输出信号104)与要激活的行地址105之间的关系是已知的，如果可以指定内部地址，则也可以指定与之相对应的行地址105。另一方面，假设测试模式标记102被否定，可以根据在复位操作之后刷新命令信号101中包括的刷新命令的数目来了解复位操作之后计数器输出信号104的值。因此，通过在刷新计数器20的复位操作之后对刷新命令信号101中包括的刷新命令的数目进行计数，可以知道行译码器30要激活的行地址。
即使刷新计数器20不具有复位功能，通过如下方式也可以知道要激活的行地址。当发出第一刷新命令从而激活第一组行地址时，向与第一组行地址相对应的每个存储器单元中写入“0”值。当发出第二刷新命令从而激活第二组行地址时，向与第二组行地址相对应的每个存储器单元中写入另一“1”值。随后，在刷新计数器完成一个周期之前，重复发出刷新命令，从而同样向与刷新命令相关的每个存储器单元中写入“1”值。从这些写入操作可以明显看出，只在与第一刷新命令相对应的存储器单元(即，与刷新计数器20的初始值相对应的存储器单元)中写入了“0”值。因此，例如通过读取操作以指定写入了“0”值的地点，可以获得第一组行地址。另外，通过对刷新命令信号101中包括的刷新命令数目进行计数并且从第一组行地址开始进行行地址转变，可以知道行译码器30要激活的行地址。
如上所述，在行地址105包括作为故障分析目标的特定地址时，本实施例的计数器控制器10可以使刷新计数器20停止计数操作。然后，刷新计数器20输出恒定值作为计数器输出信号104，该信号涉及所述特定地址。因此，通过重复刷新与该特定地址有关的字线，可以完成故障分析。
图2示出了第一实施例的计数器控制器10和刷新计数器20的具体结构。图3示出了计数器输出信号104等的变化的时序图。
如图2所示，该实施例的计数器控制器10包括反相器11和双输入与门12。与门12具有第一端子106和第二端子107。第一端子106用于接收刷新命令信号101。第二端子107用于接收通过反相器11的测试模式标记102。从所解释的结构可以清楚地理解，在测试模式标记102处于低状态“L”期间，与门12输出与刷新命令信号101相对应的计数器控制信号103。另一方面，在测试模式标记102处于高状态“H”期间，与门12保持输出处于低状态“L”的计数器控制信号103。
刷新计数器20具有级联的n(n是自然数)组单元，其中每组单元包括输入与门21、触发器(F/F)22和输出与门23。每个触发器22具有复位端子(RST)。复位端子连接到通电信号线200。当向半导体存储器提供电力时，每个触发器22被复位，并且计数器输出信号104采取默认值“0”。
参考图3，在从T0到T2的时间段中，发出三次刷新命令(见刷新命令信号101)，同时测试模式标记102被否定，从而响应于刷新命令的数目，在计数器控制信号103上出现脉冲。响应于计数器控制信号103，计数器输出信号104递增，并且特别地，在T2时具有值“0002”。
在T3，发出MRS命令，A7管脚被置于“H”，并且A0～A6以及A8～A13具有预定值，从而SDRAM进入预定测试模式，并且测试模式标记102被确定。该实施例的测试模式标记102是使刷新计数器20停止计数操作的请求信号。
根据确定的测试模式标记102，在T4之后的时间段中，计数器控制信号103采取恒定值。因此，刷新计数器20停止计数操作，并且在发出其他刷新命令时(见刷新命令信号101)，保持输出计数器输出信号104的最后值，即“0002”。因此，重复刷新涉及“0002”的多个行地址。
在上述实施例中，描述SDRAM作为半导体存储器的示例。然而，本发明的概念不限于上述这些。半导体存储器可以是通过使用刷新计数器来确定刷新操作对象的存储器。本发明的概念可以应用于例如实质上由DRAM构成的PSRAM这样的存储器。
权利要求
1.一种在半导体存储器中分析针对特定地址的有关刷新操作的故障的方法，所述半导体存储器包括适于对执行了多少次刷新操作进行计数并且生成计数器输出信号(104)的刷新计数器(20)以及适于对计数器输出信号(104)进行译码以同时激活一组字线的译码器(30)，其中，当计数器输出信号(104)具有预定值时，所述译码器(30)同时激活与包括所述特定地址的地址相关的一组预定字线，所述方法包括将计数器输出信号(104)保持在所述预定值，以便维持所述一组预定字线被激活的状态；以及在所维持的状态下分析故障的原因。
2.一种半导体存储器，其中执行刷新操作，并且所述半导体存储器包括刷新计数器(20)，适于对执行了多少次刷新操作进行计数并且生成计数器输出信号(104)；译码器(30)，适于对计数器输出信号(104)进行译码以同时激活一组字线；和计数器控制器(10)，适于控制所述刷新计数器(20)，从而所述刷新计数器(20)输出恒定值的计数器输出信号(104)。
3.根据权利要求2所述的半导体存储器，其中所述计数器控制器(10)包括适于接收脉冲形式的刷新信号(101)的第一输入部分(51)、适于接收请求信号(102)的第二输入部分(52)、以及输出计数器控制信号(103)的输出部分(53)，其中当请求信号(102)无效时，所述计数器控制器(10)输出刷新信号(101)作为计数器控制信号(103)，而当请求信号(102)有效时，所述计数器控制器(10)输出恒定值作为计数器控制信号(103)；刷新计数器(20)对计数器控制信号(103)中包括的脉冲进行计数，并生成计数器输出信号(104)。
4.根据权利要求3所述的半导体存储器，其中所述计数器控制器(10)包括双输入与门(12)，其中所述双输入与门(12)包括第一端子(106)和第二端子(107)，并且所述第一端子(106)连接到所述第一输入部分；并且所述计数器控制器(10)被如此布置当请求信号(102)无效时，所述第二端子(107)具有高电平，并且当请求信号(102)有效时，所述第二端子(107)具有低电平。
5.根据权利要求2至4之一所述的半导体存储器，其中所述半导体存储器是DRAM。
6.根据权利要求2至4之一所述的半导体存储器，其中所述半导体存储器是PSRAM。
全文摘要
当计数器输出信号(104)采用与特定地址有关的预定值时，计数器控制器(10)停止刷新计数器(20)的计数器操作，以将计数器输出信号(104)保持在恒定值。维持刷新特定地址的状态，并且在该状态下完成故障分析。
文档编号G11C29/00GK1835119SQ200610067888
公开日2006年9月20日 申请日期2006年3月14日 优先权日2005年3月15日
发明者堂野千晶 申请人:尔必达存储器股份有限公司