专利名称：静态随机存取存储器单元的制作方法
技术领域：
本发明涉及静态随机存取存储器单元(static random access memory cell,SRAM cell),尤其涉及包括八个晶体管(8 transistors, 8-T)的静态随机存取存储器单元。
背景技术：
半导体存储器装置包括静态随机存取存储器和动态随机存取存储器(dynamic random access memory, DRAM)。动态随机存取存储器仅包括一个晶体管和一个电容器，故其能够提供(电路)高度的整合性(integration)。但是动态随机存取存储器需要定期更新，其高功率消耗与低操作速度使其无法作为计算机的主存储器。另一方面，静态随机存取存储器是双稳态的，只需提供足够的电源就能永久维持其状态。静态随机存取存储器能够高速且低耗电地被操作，因此计算机中的快取存储器(cache memories)使用专用的静态随机存取存储器(exclusive SRAMs)。其它的应用包括嵌入型存储器和网路设备的存储器。
静态随机存取存储器的一种公知结构包括六个金属氧化物半导体晶体管(MOS)的六晶体管(6-T)存储器单元。简言之，例如图1所示的六晶体管静态随机存取存储器单元100包括两个相同且交叉耦接(cmss-coupled)的反向器102和104并形成一个锁存(latch)电路，锁存电路即将一个反向器的输出连接至另一个反向器的输入。锁存电路连接于电源与接地之间。每一个反向器102和104包括一个NMOS下拉晶体管115/125与一个PMOS上拉晶体管110/120。反向器的输出作为两个存储节点C和D，当存储节点C和D中的一个被拉至低电压时，另一个则会被拉至高电压。互补位线BL和BLB分别通过开关晶体管(pass-gate tmnsistor)130和135耦接至存储节点C和D。 一般而言，开关晶体管130和135的栅极连接至共用栅极PGC(即字线WL)。当字线的电压被切换至系统高电压(例如VCC)时，开关晶体管130和135导通，用以使存储节点C和D能够分别通过位线BL和互补位线BLB而被存取。 当字线的电压被切换至系统低电压(例如VSS)时，开关晶体管130和135则 不导通，虽然有一些漏电流，但实质上存储节点C和D分别与互补位线BL 和BLB绝缘。无论如何，只要系统高电压VCC维持大于临界电压，就能够 永久维持存储节点C和D的状态。
然而，当半导体工艺演进至深次微米技术时，公知的六晶体管随机存取 存储器单元100会面临多种挑战。其中一个挑战是越来越小的晶体管尺寸造 成的极低的操作电压，因为晶体管的临界电压相对于操作电压是比较高的， 因此极低的操作电压造成读取操作的不稳定，也造成非常小的切换容限 (switching margin)。另一个挑战是，因其现有的电路架构，即使只有一个存 储器单元需被存取，共用栅极PGC(即字线WL)仍将开启一整行的开关晶体 管130和135,使得在该行的其他存储器单元便受到干扰。因此，亟需一种 新的静态随机存取存储器单元，用以使其存取对邻近的存储器单元有最小的 干扰。
发明内容
本发明提供一种静态随机存取存储器，包括交叉耦接的一对反向器、第 一NMOS晶体管、第二NMOS晶体管以及第三NMOS晶体管。此对反向器 交叉耦接且具有第一存储节点；第一 NMOS晶体管具有一漏极连接于第一存 储节点，以及一源极连接于一第一信号线；第二 NMOS晶体管具有一漏极连 接于一第二信号线、 一源极连接于第一NMOS晶体管的一栅极，以及一栅极 连接于一第三信号线；第三NMOS晶体管具有一漏极连接于第一 MOS晶体 管的栅极、 一源极连接于接地端(VSS)，以及一栅极连接于一第四信号线， 其中第四信号线互补于第三信号线。
本发明提供的静态随机存取存储器在对邻近的存储器单元进行存取时 具有最小的干扰。
当结合随附附图阅读本发明时，本发明的电路结构与操作方法以及其优 点可由下述实施例的说明而被最佳地理解。
随附附图及部份说明书用以说明本发明。通过参考本发明的具体实施 例，本发明的概念以及系统的操作和元件能够清楚地被理解，然本发明并非 以此为限。在实施例的图示中，重复出现的类似的元件符号代表相同的元件。 本发明能够通过随附附图搭配说明书而被最佳地理解。
图1为公知六晶体管静态随机存取存储器单元的图示；
图2为根据本发明的八晶体管静态随机存取存储器单元的图示；
图3是以图2的八晶体管静态随机存取存储器单元为单位的存储器阵列 的图示。
其中，附图标记说明如下
100六晶体管静态随机存取存储器单元；
102、 104反向器;
115、 125NMOS下拉晶体管；
110、 120PMOS上拉晶体管；
130、 135开关晶体管；
200八晶体管静态随机存取存储器单元；
202、 206NMOS晶体管；
300存储器阵列；
200
、 200
、 200[1，0]、 200[1，1]存储器单元；
PGC共用栅极(字线)；C、 D存储节点； VCC系统高电压；VSS系统低电压；
WL、 WL[O]、 WL[1]字线；
BL、 BL[O]、 BL[1]位线；
BLB、 BLB[O]、 BLB[1]互补位线；
CS、 CS[O]、 CS[1]列选择线；
CSB、 CSB[O]、 CSB[1]列互补选择线。
具体实施例方式
本发明公开一种八晶体管随机存取存储器单元，用以使个别的存储器单 元能够个别地被存取，进而避免干扰邻近的存储器单元。
图2为本发明的一实施例的八晶体管静态随机存取存储器单元200的图示。八晶体管静态随机存取存储器单元200在图1的公知的六晶体管随机存 取存储器单元100中增加两个NMOS晶体管202和206。 NMOS晶体管202 的源极连接至开关晶体管130和135的共用栅极PGC(前述的字线WL)。 NMOS晶体管202的漏极连接至阵列(array)字线WL。 NMOS晶体管202的 栅极连接至列选择线CS。 NMOS晶体管206的漏极连接至开关晶体管130 和135的共用栅极PGC(前述的字线WL)。 NMOS晶体管206的源极连接至 接地的系统低电压VSS。NMOS晶体管206的栅极连接至列互补选择线CSB。 列选择线CS互补于列互补选择线CSB。因此，NMOS晶体管202和206总 是一个导通而另一个不导通。当NMOS晶体管202导通且NMOS晶体管206 不导通时，开关晶体管130和135导通，并且八晶体管静态随机存取存储器 单元200如同图1的八晶体管随机存取存储器单元100是可存取的。若晶体 管202通过列选择线CS的低逻辑电平而不导通，则晶体管206通过列互补 选择线CSB的高逻辑电平而导通，因此开关晶体管130和135的共用栅极被 拉至接地的系统低电压VSS，且开关晶体管130和135是不导通的。然而， 开关晶体管130和135的共用栅极上的电压比NMOS晶体管202的阵列字线 WL上的电压低了临界电压Vt，而上述现象适合于读取操作但却不适合于写 入操作。当执行读取操作时，存储节点C和D于位线BL和互补位线BLB 上被差动地检测，降低开关晶体管130和135的共用栅极上的电压稍微降低 检测电流，但能够改善噪声容限(signal-to-noise margin)。然后当执行写入操 作时，因为阵列字线WL上的电压能够被拉高至正常电压加上临界电压Vt， 所以开关晶体管130和135的共用栅极PGC在经过NMOS晶体管202的临 界电压Vt的电压降之后，仍然可以接收正常电压。因为目前的静态随机存 取存储器的周边电压高于存储器单元核心电压，所以当执行写入操作时，通 过将周边电压直接用于阵列字线WL，就能够将阵列字线WL的电压拉高至 正常电压加上临界电压Vt。明显地，当拉高阵列字线WL的电压时，列选择 线CS的电压亦应被拉高。
再度参考图2，为了启动八晶体管静态随机存取存储器单元200，意即 将存储节点C和D分别连接至位线BL和互补位线BLB，阵列字线WL和列 选择线CS须均为高逻辑电平，此即为以八晶体管静态随机存取存储器单元 200形成的存储器阵列一次仅开启一个存储器单元与避免干扰邻近存储器单元的原因。
图3是以图2的八晶体管静态随机存取存储器单元200为单位的存储器 阵列300的图示。为了说明本实施例，存储器阵列300仅包括四个八晶体管 静态随机存取存储器单元200
。字线WL[O]连接于存储器单元 200
和200
中对应于字线WL的端点。另一字线WL[1]连接于存储器 单元200[1，0]和200[1，1]中对应于字线WL的端点。一对位线BL[O]和BLB[O] 分别连接至存储器单元200
和200[1,0]的相应端点。另一对位线BL[1]和 BLB[1]分别连接至存储器单元200
和200[1，1]的相应端点。类似地，列 选择线CS[O]和CSB[O]分别连接至存储器单元200
和200[1，0]的相应端 点。另一列选择线CS[1]和CSB[1]分别连接至存储器单元200
和200[1，1] 的相应端点。在读取或写入操作中，当字线WL
与WL[1]分别为高逻辑电 平与低逻辑电平，且列选择线CS[O]和CS[1]分别为高逻辑电平与低逻辑电平 时，仅存储器单元200
的阵列字线WL和列选择线CS为高逻辑电平。 因此，仅存储器单元200
能够被存取(即读取或写入)，而其他存储器单元 200
、 200[1,0]与200[1，1]的阵列字线WL或列选择线CS为低逻辑电平， 所以其开关晶体管130和135仍不导通(参考图2)，此即当存取存储器单元 200
而不致干扰其他存储器单元200
、 200[1,0]和200[1,1]的原因。
上述提供本发明多个不同实施例或用以设置本发明技术特征的多个不 同实施例。特定实施例的元件或工艺仅用以说明本发明，但是并非用以限定 本发明。
虽然本发明以最佳实施例公开如上，然其并非用以限定本发明，在不脱 离本发明的精神与范畴下，当作些许的修改与改变。
权利要求
1.一种静态随机存取存储器单元，包括一对反向器，交叉耦接且具有一第一存储节点；一第一NMOS晶体管，具有一漏极连接于上述第一存储节点，以及一源极连接于一第一信号线；一第二NMOS晶体管，具有一漏极连接于一第二信号线、一源极连接于上述第一NMOS晶体管的一栅极，以及一栅极连接于一第三信号线；以及一第三NMOS晶体管，具有一漏极连接于上述第一MOS晶体管的栅极、一源极连接于一接地端，以及一栅极连接于一第四信号线，上述第四信号线互补于上述第三信号线。
2. 如权利要求1所述的静态随机存取存储器单元，其中上述第一信号线为位线。
3. 如权利要求1所述的静态随机存取存储器单元，其中上述第二信号线为字线。
4. 如权利要求1所述的静态随机存取存储器单元，其中上述第三和第四信号线为一对列选择线。
5. 如权利要求1所述的静态随机存取存储器单元，还包括一第四NMOS晶体管具有一漏极连接于一第二存储节点、 一源极连接于一第五信号线，以及一栅极连接于上述第一 NMOS晶体管的栅极，其中上述第二存储节点互补于上述第一存储节点。
6. 如权利要求5所述的静态随机存取存储器单元，其中上述第五信号线为位线，且上述第一与第五信号线形成一对位线。
7. 如权利要求1所述的静态随机存取存储器单元，其中交叉耦接的上述反向器由两个相同的反向器所形成。
8. 如权利要求1所述的静态随机存取存储器单元，其中交叉耦接的上述反向器为CMOS反向器。
9. 一种静态随机存取存储器单元，包括-一对反向器，交叉耦接且具有一第一存储节点；一第一NMOS晶体管，具有一漏极连接于上述第一存储节点，以及一源极连接于一第一位线；一第二NMOS晶体管，具有一漏极连接于一字线、源极连接于上述第一NMOS晶体管的栅极，以及一栅极连接于一第一信号线；以及一第三NMOS晶体管，具有一漏极连接于上述第一 NMOS晶体管的栅极、 一源极连接于一接地端，以及一栅极连接于一第二信号线。
10. 如权利要求9所述的静态随机存取存储器单元，其中上述第一和第二信号线为一对列选择线。
11. 如权利要求9所述的静态随机存取存储器单元，还包括一第四NMOS晶体管，具有一漏极连接于交叉耦接的上述反向器的一第二存储节点、 一源极连接于一第二位线，以及一栅极连接于上述第一 NMOS晶体管的栅极，其中上述第二存储节点互补于上述第一存储节点。
12. 如权利要求9所述的静态随机存取存储器单元，其中交叉耦接的上述反向器由两个相同的反向器所形成。
13. 如权利要求9所述的静态随机存取存储器单元，其中交叉耦接的上述反向器为CMOS反向器。
14. 一种静态随机存取存储器单元，包括一对反向器，交叉耦接并具有一第一和第二存储节点，其中上述第一存储节点互补于上述第二存储节点；一第一NMOS晶体管，具有一漏极连接于上述第一存储节点，以及一源极连接于一第一信号线；一第二NMOS晶体管，具有一漏极连接于上述第二存储节点、 一源极连接于一第二信号线，以及一栅极连接于上述第一 NMOS晶体管的栅极；一第三NMOS晶体管，具有一漏极连接于一第三信号线、 一源极连接于上述第一NMOS晶体管的栅极，以及一栅极连接于一第四信号线；以及一第四NMOS晶体管，具有一漏极连接于上述第一 NMOS晶体管的栅极、 一源极连接于一接地端，以及一栅极连接于一第五信号线。
15. 如权利要求14所述的静态随机存取存储器单元，其中上述第一与第二信号线为一对位线。
全文摘要
本发明提供一种静态随机存取存储器，包括交叉耦接(cross-coupled)的一对反向器、一第一NMOS晶体管、一第二NMOS晶体管以及一第三NMOS晶体管。一对反向器交叉耦接且具有第一存储节点；第一NMOS晶体管具有一漏极连接于第一存储节点，以及一源极连接于第一信号线；第二NMOS晶体管具有一漏极连接于一第二信号线、源极连接于第一NMOS晶体管的一栅极，以及一栅极连接于一第三信号线；第三NMOS晶体管具有一漏极连接于第一MOS晶体管的栅极、一源极连接于接地端(VSS)，以及一栅极连接于一第四信号线，其中第四信号线互补于第三信号线。本发明提供的静态随机存取存储器在对邻近的存储器单元进行存取时具有最小的干扰。
文档编号G11C11/412GK101685667SQ200910178040
公开日2010年3月31日 申请日期2009年9月25日 优先权日2008年9月26日
发明者刘逸群, 周绍禹, 廖宏仁 申请人:台湾积体电路制造股份有限公司