半导体存储器、系统和半导体存储器的操作方法

专利名称：半导体存储器、系统和半导体存储器的操作方法
技术领域：
本实施例涉及ー种具有低功耗模式的半导体存储器和安装有该半导体存储器的系统。
背景技术：
提出了ー种方法，在半导体存储器，例如，DRAM中，如果行相关和列相关电路块不运行，通过该方法停止对这些电路块提供电源电压，从而減少流经非运行电路块的泄漏电流(例如，见日本专利申请特开No. 2008-27547和No. 2010-135047)。还提出了另ー种方法，在DRAM中，通过该方法基于模式寄存器中设置的列地址选通(CAS)等待时间而识别エ作频率，以根据该识别工作频率使用电压生成単元改变生成内部电源电压的能力，从而减少耗散功率(例如，见日本专利申请特开No. 2009-181638)。还提出了另ー种的方法，在 伪SRAM中，从停止刷新操作的深度待机模式恢复为进行刷新操作的待机模式时，通过该方法増加生成内部电源电压的电压生成単元的工作频率，从而将内部电压快速设置为预期值(例如，见日本专利申请特开No. 2008-117525)。例如，在形成分别与电路块对应的多个电压生成单元的情况下，所述每个电压生成単元的电源电压生成能力设计为能与对应电路块的最大耗散功率匹配。但是，所述多个电路块并非始終在最大耗散功率下运行。如果所述电压生成単元的电源电压生成能力过大，所述半导体存储器的耗散功率就会増加。

发明内容
本实施例的ー个目的在于将电压生成单元的电源电压生成能力最小化，同时防止具有用于每个电路块的电压生成単元的半导体存储器中的电源电压产生波动，从而減少半导体存储器的耗散功率。根据本实施例的第一方面，半导体存储器具有布置在矩阵中的存储单元；第一选择单元，响应于访问存储单元的访问请求而选择与设于第一方向的存储单元线分别连接的任何第一信号线；第二选择单元，在第一选择单元开始运行之后选择与设于第二方向的存储单元线分别连接的任何第二信号线，所述第二方向与第一方向相交；第一电压生成単元，生成将提供给第一选择单元的第一电源电压；第二电压生成単元，在启动信号处于激活状态时生成将提供给第二选择单元的第二电源电压；开关，在短路信号处于激活状态时将被提供了第一电源电压的第一电源线和被提供了第二电源电压的第二电源线互相短路；以及，电源电压控制单元，响应于访问请求而激活启动信号，在自启动信号激活起经过预定时间之后激活短路信号，在基于访问请求的访问操作完成之后停用短路信号，并响应于短路信号的停用而停用启动信号。第一电压生成单元的第一电源电压生成能力和第二电压生成单元的第二电源电压生成能力被最小化，同时防止第一和第二电源电压生成电压产生波动，从而減少半导体存储器的耗散功率。


图I图示出一个实施例中的半导体存储器的示例；图2图示出另ー个实施例中的半导体存储器MEM的示例；图3图示出图2所示的行控制单元34的示例；图4图示出图2所示的电源控制单元24、基准电压生成单元26、行电压生成单元28、列电压生成单元30和开关32的示例；图5图示出图4所示的电源控制 电路PWCNT的示例；图6图示出图4所示的定时器TMR的示例；图7图示出图2所示的命令控制单元16和输入数据控制单元42的示例；图8图示出图2所示的输出数据控制単元40和输出数据缓冲器44的示例；图9图示出图2所示的列控制单元36的示例；图10图示出图2所示的半导体存储器MEM的操作的示例；图11图示出另ー个实施例中的电源控制单元24中的定时器TMR的示例；图12图示出另ー个实施例中的半导体存储器MEM的示例；图13图示出图12所示的行控制单元34A的示例；图14图示出又一实施例中的半导体存储器MEM的示例；图15图示出图14所示的行控制单元34B的示例；图16图示出图14所示的电源控制单元24B中的电源控制电路PWCNT的示例；图17图示出图14所示的半导体存储器MEM的操作的示例；图18图示出安装有上述实施例的半导体存储器MEM的系统SYS的示例。
具体实施例方式下文将參考附图对实施例进行说明。传输信号的信号线与信号名称用相同符号表示。端部标有“Z”的信号基于正逻辑。顶部标有“/”或端部标有“X”的信号基于负逻辑。在图中，双正方形符号表示外端子。外端子为，例如，半导体芯片中的焊盘或覆盖半导体芯片的封装的导线。通过外端子提供的信号与端子名称用相同符号表示。图I图示出一个实施例中的半导体存储器的示例。所述半导体存储器具有布置在矩阵内的多个存储単元、第一控制单元、第二控制单元、第一电压生成単元、第二电压生成単元、开关、第一选择单元和第二选择单元。第一选择单元响应于访问存储单元的访问请求而选择与布置在第一方向上的各个存储単元线连接的第一信号线之一。第二选择单元在第一选择单元开始运行之后选择与布置在第二方向上的各个存储単元线连接的第二信号线之一，所述第二方向与第一方向相交。第一控制单元响应于访问请求而激活启动信号。第二控制单元在自启动信号激活起经过预定时间之后激活短路信号。第二控制单元在基于访问请求的访问操作完成之后停用短路信号。例如，第二控制单元根据表示访问操作完成的信息停用短路信号。并且，所述第一控制单元响应于第二控制单元输出的短路信号的停用而停用启动信号。所述第一和第ニ控制单元是用于控制第二电压生成单元和开关的电源控制单元。
所述第一电压生成単元生成将提供给第一选择单元的第一电源电压。所述第二电压生成単元在启动信号激活期间生成将提供给第二选择单元的第二电源电压，并在启动信号停用期间停止生成第二电源电压。即，响应于访问请求，所述第二电压生成単元在第二选择单元开始运行之前开始生成第二电源电压，并在第二选择单元不运行时停止生成第二电源电压。由于第二电源电压在第二选择单元运行时生成，所述半导体存储器的耗散功率降低。所述开关在短路信号激活期间使被提供以第一电源电压的第一电源线和被提供以第二电源电压的第二电源线互相短路。所述短路信号在启动信号之后生成，使第一电源线和第二电源线由开关短路时，所述第二电源电压已达到预定电压。因此，可防止开关打开时第一电源电压由于第二电源电压的作用而波动。此外，所述开关处于打开状态时，所述第ニ选择单元不仅利用第二电源电压，而且利用第一电压生成単元生成的第一电源电压而运行。因此，所述第二电压生成単元的第二电源电压生成能力被最小化，从而降低了第二电压生成单元的电路規模。所述开关在短路信号不活动时使第一和第二电源线彼此断开。因此，可防止在所 述第二选择电路停止运行，访问操作完成，且第二电压生成単元停止之后电流以浮动状态从第一电源线流向第二电源线。因此，可防止第一电压生成単元进行无用的运行，从而降低半导体存储器的耗散功率。由上文可以看出，根据本实施例，防止了第一电源电压和第二电源电压产生波动，同时，第一电压生成単元的第一电源电压生成能力和第二电压生成単元的第二电源电压生成能力被分别最小化。因此，所述半导体存储器的耗散功率降低。图2图示出另ー个实施例中的半导体存储器MEM的示例。在这些实施例中，相同部件用相同參考数字表示，此处不再重复其说明。例如，半导体存储器MEM为同步动态随机存取存储器(SDRAM)。所述半导体存储器MEM可设计为封装密封半导体存储器或安装在系统LSI中的存储器宏(IP)等。所述半导体存储器MEM具有输入缓冲器10，12和14、命令控制单元16、模式寄存器18、刷新定时器20、上电复位电路22、电源控制単元24、基准电压生成単元26、行电压生成単元28、列电压生成単元30、开关32、行控制单元34、列控制单元36、存储单元阵列38、输出数据控制単元40、输入数据控制単元42、输出数据缓冲器44和输入数据缓冲器46。用粗实线表示的电路块在接收从半导体存储器MEM的外部提供的电源电压VDD时运行。用虚线表示的电路块在接收内部电源电压VIIR时运行。用粗点划线表示的电路块在接收内部电源电压VIIC时运行。用粗虚线和粗点划线表示的电路块包括在接收电源电压VIIR时运行的某些电路，以及在接收内部电源电压VIIC时运行的其他电路。例如，所述列控制单元36、输出数据控制单元40和输入数据控制单元42在接收内部电源电压VIIR和VIIC时运行。所述存储单元阵列38不用细实线表示，因为其不直接接收电源电压VDD或内部电源电压VIIR或VIIC。所述输入缓冲器10在接收高电平时钟使能信号CKE时输出时钟信号CLK作为时钟信号CLKZ。所述输入缓冲器10在接收低电平时钟使能信号CKE时停止输出时钟信号CLKZ。所述输入缓冲器12分别通过地址端子AD和BA接收地址信号AD和库地址信号BA，以输出接收信号作为地址信号AINZ。为了便于说明，说明中省略库地址BA选择的库，相反，对存储单元阵列38进行说明。本实施例的半导体存储器MEM采用地址多路转换式，其中，通过在不同时间下使用共用地址端子AD而接收行地址信号RA和列地址信号CA。所述地址信号线AINZ用于传输行地址信号RA和列地址信号CA。所述行地址信号RA输出给行控制单元34，以选择字线WL。所述列地址信号CA输出给列控制单元36，以选择位线BL和/BL。所述输入缓冲器14接收命令信号CMD，以输出接收信号作为命令信号CMDZ。例如，所述命令信号CMD包括片选信号/CS、行地址选通信号/RAS、列地址选通信号/CAS和写入使能信号/WE。所述命令控制单元16将命令信号CMDZ与时钟信号CLKZ同步接收，以对接收到的命令信号CMDZ进行译码。所述命令控制单元16响应于译码结果而输出激活信号ACTZ、预充电信号PREZ、写入信号WRZ、读取信号RDZ和列控制信号CASPZ，以访问 存储单元阵列38。此外，所述命令控制单元16响应于译码结果而输出寄存器设置信号RSETZ、自动刷新信号AREFZ、自刷新信号SREFZ、深度掉电信号DPDZ等。在命令端子CMD接收激活命令吋，生成激活信号ACTZ，以运行行控制单元34，从而激活字线WL。所述激活命令为访问请求的ー个示例，用于访问存储单元MC，以进行写入或读取操作。在所述命令端子CMD接收预充电命令时，生成预充电信号PREZ，以停用字线WL。所述预充电命令提供给半导体存储器MEM，以完成对存储単元MC的写入或读取操作和访问操作。所述激活信号ACTZ处于激活状态吋，在命令端子CMD接收写入命令时，生成写入信号WRZ，以进行写入操作。所述激活信号ACTZ处于激活状态时，在命令端子CMD接收读取命令时，生成读取信号RDZ，以进行读取操作。在命令端子CMD接收写入或读取命令吋，生成列控制信号CASPZ，以运行列控制单元36，从而可选择位线对BL和/BL。在命令端子CMD接收寄存器设置命令吋，生成寄存器设置信号RSETZ，以设置模式寄存器18。在命令端子CMD接收刷新命令吋，生成自动刷新信号AREFZ，以进行刷新操作。在命令端子CMD接收自刷新命令吋，生成自刷新信号SREFZ，以将半导体存储器MEM切换为自刷新模式。在自刷新模式下，禁止读取和写入操作通过使用刷新定时器20周期性地进行刷新操作。接收所述时钟信号CLKZ吋，所述深度掉电信号DPDZ停用，不接收所述时钟信号CLKZ时，所述深度掉电信号DPDZ激活。换句话说，当所述时钟使能信号CKE被设为低电平并且时钟信号CLKZ不被生成时，所述深度掉电信号DPDZ激活到高电平，以将半导体存储器MEM切换为深度掉电模式。深度掉电模式是耗散功率最小化的ー个操作模式，在该模式下，停止生成内部电源电压VIIR和VIIC，使存储单元MC中保持的数据丢失。所述命令控制单元16的ー个示例如图7所示。所述模式寄存器18具有多个寄存区域，所述多个寄存区域根据与寄存器设置信号RSETZ —起接收的地址信号AINZ的值来设置。所述模式寄存器18输出等待时间信号CASLZ、突发信号BSTLZ等。所述等待时间信号CASLZ的值表示等待时间，是从提供读取命令的时间到输出第一数据的时间计算的时钟周期的数量。所述突发信号BSTLZ的值表示响应于ー个读取命令而从半导体存储器MEM连续读取的数据片的数量或响应于一个写入命令而连续写入半导体存储器MEM的数据片的数量。所述模式寄存器18是寄存器的ー个示例，其对从诸如列控制单元36之类的内部电路开始运行的时间到数据信号输出给数据端子DQ的时间计算的时钟周期的数量进行设置。所述刷新定时器20在自刷新信号SREFZ处于激活状态时运行，以按预定周期输出振荡信号0SCZ。所述振荡信号OSCZ为内部刷新请求，用于进行自刷新操作。所述上电复位电路22在电源电压VDD为预定值或低于预定值时激活起动信号STTZ，并在电源电压VDD超过预定值时停用起动信号STTZ。例如，如果开始对半导体存储器MEM提供电源电压VDD，且其值増加，则所述起动信号STTZ临时激活到高电平。所述电源控制单元24响应于激活信号ACTZ、预充电信号PREZ和等待时间信号CASLZ而输出启动信号CONX和短路信号SW0NX。所述电源控制单元24的ー个示例如图4所示。所述电源控制单元24与图I中的第一和第二控制单元对应。所述基准电压生成単元26基于电源电压VDD生成基准电压VREFl。所述行电压生成单元28在深度掉电信号DPDZ处于停用状态时基于电源电压VDD生成内部电源电压VIIR,并在深度掉电信号DPDZ处于激活状态时停止生成内部电源电压VIIR。所述行电压生成单元28是第一电压生成単元的ー个示例，所述第一电压生成单元生成将提供给行控制单元34的内部电源电压VIIR。所述列电压生成単元30在启动信号CONX处于激活状态时生成内部电源电压VIIC，并在启动信号CONX处于停用状态时停止生成内部电源电压VIIC。所述列电压生成单元30是第二电压生成単元的ー个示例，所述第二电压生成単元在启动信号CONX处于激活状态时生成将提供给列控制单元36的内部电源电压。所述开关32在短路信号SWONX处于激活状态时将内部电源电压线VIIR和VIIC互相连接，并在短路信号SWONX处于停用状态时将内部电源电压线VIIR和VIIC互相分离。所述基准电压生成単元26、行电压生成単元28、列电压生成単元30和开关32的示例如图4所示。所述行控制単元34响应于激活信号ACTZ而接收传输给地址信号线AINZ的行地址信号，以根据接收的行地址信号激活字线WLZ(WL0Z-WL4095Z)之一。响应于字线信号WLZ的激活，任一个字线WL被激活。此外，所述行控制単元34响应于激活信号ACTZ而激活读出放大器控制信号SAEZ。所述行控制单元34响应于预充电信号PREZ而停用字线信号WLZ和读出放大器控制信号SAEZ。所述行控制単元34是第一选择单元的ー个示例，所述第一选择单元响应于访问存储单元MC的访问请求而选择与图中水平设置的存储单元MC的线分别连接的字线WL中的任何ー个。所述行控制単元34的ー个示例如图3所示。所述列控制単元36在接收内部电源电压VIIR和VIIC时运行。所述列控制単元36响应于列控制信号CASPZ而接收传输给地址信号线AINZ的列地址，以根据接收的列地址激活列线选择信号CLZ(CL0Z-CL255Z)中的任何ー个。响应于所述列线选择信号CLZ的激活，列开关打开，以选择预定数量的位线对BL和/BL。随后，数据片输入到所选位线对BL和/BL中，或数据片从所选位线对BL和/BL中读取。所述列控制単元36是第二选择单元的ー个示例，所述第二选择单元在行控制单元34开始运行之后选择与图中垂直设置的存储单元MC的线分别连接的位线对BL和/BL中的ー个。
所述存储单元阵列38具有按照矩阵布置的多个动态存储单元MC、与图中水平设置的存储单元MC的线连接的多个字线WL，以及与图中水平设置的存储单元MC的线连接的互补位线对BL和/BL。所述存储単元MC具有用于将数据作为电荷保持的电容器，以及用于将电容器的一端与位线BL(或/BL)连接的转移晶体管。所述电容器的另一端为基准电压线。所述输出数据控制单元40在接收内部电源电压VIIR和VIIC时运行。所述输出数据控制単元40在读取操作模式下通过共用数据线CDBZ将存储单元阵列38输出的数据信号输出到输出数据缓冲器44中，作为输出数据信号D0UTZ。此外，所述输出数据控制単元40为输出数据缓冲器44提供运行输出数据缓冲器44的输出时钟信号CLK0Z。所述输出数据控制单元40的ー个示例如图8所示。所述输入数据控制単元42在接收内部电源电压VIIR和VIIC时运行。所述输入数据控制単元42将从输入数据缓冲器46接收的输入数据信号DINZ输出到共用数据线CDBZ中。所述输入数据控制单元42的ー个示例如图7所示。 所述输出数据缓冲器44在读取操作模式下运行，以响应于输出时钟信号CLKOZ而将输出数据信号DOUTZ输出到数据端子DQ中。所述输出数据缓冲器44的ー个示例如图8所示。输入数据缓冲器46在读取操作模式下运行，以将在数据端子DQ处接收到的数据输出到输入数据控制単元42中，作为输入数据DINZ。图3图示出图2所示的行控制单元34的示例。所述行控制単元34具有行地址锁存电路52、刷新地址计数器54、刷新请求生成电路56、地址选择器58、行定时控制电路60和行译码器62。 所述行地址锁存电路52响应于激活信号ACTZ而接收和锁存地址信号AINZ，以输出行地址信号RAZ(RAllZ-RAOZ)。所述刷新地址计数器54响应于计数信号CUPZ而进行计数操作，以生成刷新地址信号RFAZ(RFAllZ-RFAOZ)。所述行地址信号RAZ和刷新地址信号RFAZ的长度并不限于12位。所述刷新请求生成电路56响应于振荡信号OSCZ或自动刷新模式信号AREFZ而输出计数信号CUPZ和刷新脉冲信号REFPZ，以激活刷新信号REFZ。所述计数信号CUPZ和刷新脉冲信号REFPZ均为脉冲信号。此外，所述刷新请求生成电路56响应于刷新结束信号REFEZ而停用刷新信号REFZ。所述地址选择器58在刷新信号REFZ处于停用状态时选择行地址信号RAZ，在刷新信号REFZ处于激活状态时选择刷新地址信号RFAZ，并输出所选信号作为行地址信号BRAZ (BRA11Z-BRA0Z)。所述行定时控制电路60响应于激活信号ACTZ或刷新脉冲信号REFPZ而激活字线控制信号WLONZ和读出放大器控制信号SAEZ。所述行定时控制电路60响应于预充电信号PREZ而停用字线控制信号WLONZ和读出放大器控制信号SAEZ。此外，所述行定时控制电路60响应于预充电信号PREZ而临时激活刷新结束信号REFEZ。所述行译码器62响应于行地址信号BRAZ而激活字线信号WLZ (WL0Z-WL4095Z)之一。所述字线信号WLZ的数量并不限于4096。图4图示出图2所示的电源控制单元24、基准电压生成单元26、行电压生成单元28、列电压生成单元30和开关32的示例。所述电源控制单元24具有电源控制电路PWCNT、或非门、定时器TMR和与非门。
所述电源控制电路PWCNT响应于激活信号ACTZ、预充电信号PREZ和等待时间信号CASLZ而输出上电信号Ρ0ΝΖ。所述电源控制电路PWCNT的ー个示例如图5所示。所述或非门在通过反相器接收高电平(活动的)上电信号PONZ或低电平(活动的)短路信号SWONX时输出低电平(活动的)激活信号C0NX。所述或非门如果通过反相器接收低电平(不活动的)上电信号PONZ和高电平(不活动的)短路信号SWONX则输出高电平(不活动的)激活信号C0NX。所述电源控制电路PWCNT和或非门是第一控制单元的一个示例，所述第一控制单元如果接收存储单元MC访问请求则激活启动信号CONX并响应于短路信号SWONX的停用而停用启动信号C0NX。所述定时器TMR通过延迟高电平(活动的)上电信号PONZ而生成高电平(活动的)延迟上电信号PONDZ。所述定时器TMR的ー个示例如图6所示。所述与非门响应于延迟上电信号PONDZ的激活而激活短路信号SWONX并响应于上电信号PONZ的停用而停用短路信号SW0NX。所述与非门可响应于根据表示访问请求的激活信号ACTZ生成的代替延迟上 电信号PONDZ的信号的激活而激活短路信号SW0NX。所述定时器TMR和与非门是第二控制 单元的ー个示例，所述第二控制单元在自启动信号CONX激活起经过预定时间之后激活短路信号SW0NX，并在响应于访问请求的访问操作完成之后停用短路信号SW0NX。所述基准电压生成単元26具有串联布置在电源线VDD与接地线VSS之间的差分放大器AMP、pM0S晶体管PUnMOS晶体管NI、电阻元件Rl和R2。所述差分放大器AMP在其一个输入㈠接收基准电压VRER)，并在其另ー输入⑴接收通过电阻元件Rl和R2分割的电压VRER)FB。所述差分放大器AMP将控制电压输出到pMOS晶体管Pl的栅极中，使分割电压VREi7OFB可等于基准电压VREi7O。所述基准电压VRER)是半导体存储器MEM中生成的最佳恒定电压，用于稳定其运行。所述nMOS晶体管NI由ニ极管连接，以作为阈值电压监控电路而运行。所述nMOS晶体管NI为其漏极节点提供基准电压VREFl，所述基准电压VREFl比源极电压NVII高一个阈值电压。所述行电压生成単元28具有串联布置在电源线VDD与内部电源线VIIR之间的PMOS晶体管P2和nMOS晶体管N2。为所述pMOS晶体管P2的栅极提供深度掉电电压DPDZ。所述pMOS晶体管P2在被提供高电平深度掉电信号DH)Z(处于深度掉电模式)时关闭，在被提供低电平深度掉电信号DPDZ时打开。为所述nMOS晶体管N2的栅极提供基准电压VREFl。所述nMOS晶体管N2设计为，其阈值电压可等于nMOS晶体管NI的阈值电压。因此，所述内部电源电压VIIR的值比基准电压VREF I低一个阈值电压。即，所述内部电源电压VIIR等于基准电压生成単元26的源极电压NVII。所述列电压生成単元30具有串联布置在电源线VDD与内部电源线VIIC之间的PMOS晶体管P3和nMOS晶体管N3。为所述pMOS晶体管P3的栅极提供启动信号C0NX，所述PMOS晶体管P3在启动信号CONX处于低电平(活动的)时打开，在其处于高电平(不活动的)时关闭。为所述nMOS晶体管N3的栅极提供基准电压VREFl。所述nMOS晶体管N3设计为，其阈值电压可等于nMOS晶体管NI的阈值电压。因此，所述内部电源电压VIIC的值比基准电压VREFl低一个阈值电压。由此，所述内部电源电压VIIR和VIIC等于基准电压生成单元26的源极电压NVII。
所述开关32具有pMOS晶体管P4，所述pMOS晶体管P4的源极和漏极分别与内部电源电压VIIR和VIIC连接，并且其栅极被提供短路信号SW0NX。被提供低电平(活动的)短路信号SWONX时，所述pMOS晶体管P4打开，以将内部电源电压VIIR和VIIC互相连接。被提供高电平(不活动的)短路信号SWONX时，所述pMOS晶体管P4将内部电源电压VIIR和VIIC互相分离。响应于高电平(活动的)断电信号P0FFZ，所述上电信号PONZ停用(低电平)，所述高电平(活动的)断电信号POFFZ在与读取命令RD或写入命令RW对应的列侧操作结束时根据预充电命令PRE在预定时钟(CASL+N)之后生成；响应于PONZ = H，所述短路信号SWONX停用(高电平)，所述开关32关闭，所述启动信号COMX停用(低电平)；且所述列电压生成単元30关闭第二电源电压VIIC。因此，所述激活信号ACTZ激活(高电平)时，所述列电压生成単元30启动；在所述第ニ电源电压VIIC升高后，所述开关32打开，使第一和第二电源电压VIIR、VIIC连接。并且，在自列侧操作完成起经过预定时钟周期之后，所述开关32关闭，所述列电压生成単元30关闭。即，所述列电压生成単元30在列侧操作期间生成第二电源电压VIIC，使功率降低。

图5图示出图4所示的电源控制电路PWCNT的示例。所述电源控制电路PWCNT具有延迟电路DLY1、移位寄存器SFTRl和SFTR2、触发器FF、反相器IVl和“或”电路。所述延迟电路DLYl通过延迟时钟信号CLKZ而生成时钟信号CLKDZ。如果为所述移位寄存器SFTRl的初始化端子INIT提供激活信号ACTZ的前沿，则将所述移位寄存器SFTRl的级数设为与负载端子LD上提供的等待时间信号CASLZ相同的值。随后，其通过将预充电信号PREZ的高电平与时钟信号CLKDZ同步而进行移位操作，以在经过与所设置的级数相同的数量的时钟周期之后将输出端子OUT设为高电平。所述移位寄存器SFTRl将移位操作与通过延迟时钟信号CLKZ获得的时钟信号CLKDZ同步进行。这样，如图10所示，可将移位寄存器SFTRl的操作与接收预充电命令PRE的时钟信号CLK的前沿同步开始。如果为所述移位寄存器SFTR2的初始化端子INIT提供激活信号ACTZ的前沿，则将所述移位寄存器SFTR2的级数设为与负载端子LD上提供的值N相同的值。随后，其通过将移位寄存器SFTRl的高电平与时钟信号CLKDZ同步而进行移位操作，以在经过与所设置的级数相同的数量的时钟周期之后从输出端子OUT输出高电平断电信号P0FFZ。例如，将所述值N设为固定值“4”，并通过用于制造半导体存储器MEM的光掩模布线图形或保险丝电路而提前编程。如果通过“或”电路为触发器FF提供激活信号ACTZ的高电平或在复位端R为触发器FF提供起动信号STTZ的高电平，则触发器FF将上电信号PONX激活到低电平。如果在设置端S为触发器FF提供断电信号POFFZ的高电平，触发器FF将上电信号PONX停用到低电平。所述反相器IVl对上电信号使PONX的逻辑反相，以将其输出为上电信号Ρ0ΝΖ。上面的电源电压控制电路PWCNT以如下方式运行。如图10所示，响应于激活信号ACTZ的激活(高电平)，触发器FF被复位并且上电信号PONZ变为活动的(高电平)。因此，如图4所示，启动信号CONX变为活动的(低电平)，列侧第二电源电压VIIC升高，并且短路信号SWONX变为活动的(低电平)以打开开关32。另ー方面，当完成列侧操作时，所述预充电信号PREZ变为活动的(高电平)，并且在CAS等待时间(CASLZ = 3且N = 4)的时钟周期之后，上电信号PONZ变为不活动的(低电平)。因此，如图4所示，短路信号SWONX变为不活动的(高电平)，以关闭开关32，此外，启动信号CONX变为不活动的(高电平)以使得第二电源电压VIIC下降。图6图示出图4所示的定时器TMR的示例。所述定时器TMR具有恒定电流生成电路IGEN和延迟电路DLYT。所述恒定电流生成电路IGEN具有保险丝电路FS、选择器SEL、寄存器REG、电流源CS和ニ极管连接的nMOS晶体管N4。所述电流源CS和nMOS晶体管N4串联布置在电源线VDD与接地线VSS之间。所述恒定电流生成电路IGEN根据流经电流源CS的电流生成恒定电压VCMN。所述选择器SEL选择保险丝电路FS中編程的值或微调值TRMZ，并将其设置在寄存器REG中。所述电流源CS根据寄存器REG中设置的值生成电流。例如，所述微调值TRMZ在半导体存储器MEM的制造过程中的测试期间通过测试端子而提供。所述选择器SEL在测试时间选择微调值TRMZ并在测试时间之外的时间选择保险丝电路FS中的值。例如，如果在半导体存储器MEM上电时采用保险丝电路FS中的值，所述寄存器REG在测试时间用微调值TRMZ代替该值。因此，可从微调值TRMZ获得延迟电路DLYT的最佳延迟时间，并在测试时间内将其编程于保险丝电路FS内。 所述延迟电路DLYT具有串联的两个CMOS反相器IV2和IV3和电容元件Cl，形成所谓的CR延迟电路。所述电容元件Cl通过将nMOS晶体管的源极和漏极互相连接而形成，其配置为，其栅极可与CMOS反相器IV2的输出连接，其源极和漏极可与接地线VSS连接。所述CMOS反相器IV3配置为输出上电信号P0NDZ。所述CMOS反相器IV2的源极通过nMOS晶体管N5与接地线VSS连接。所述nMOS晶体管N4和N5设计为，其可具有相同特性。所述nMOS晶体管N5的栅极电压和源极电压(电流反射镜连接的)与恒定电流生成电路IGEN中的nMOS晶体管N4相同。由此，所述nMOS晶体管N4和N5流经其本体的电流11相同。此处假定流经nMOS晶体管N5的放电电流为II，电容元件Cl的电容值为Cl，且CMOS晶体管IV3的逻辑阈值为VDD/2，所述延迟电路DLYT的延迟时间Tl如等式(I)所示。通过使用恒定电流生成电路IGEN最佳设置放电电流11，无论是否在半导体存储器MEM的制造条件下发生波动，所述延迟时间Tl几乎恒定。Tl = ClX (VDD/2)/Il (I)所述延迟电路DLYT将上电信号PONZ的前沿延迟ー个延迟时间Tl，从而通过上电信号PONZ生成短路信号SWONX的前沿。即，所述延迟电路DLYT在自上电信号PONZ激活起经过延迟时间Tl之后激活短路信号SW0NX。如图4所示,所述电源控制单元24中的或非门响应于上电信号PONZ的激活而激活启动信号C0NX。由此，所述上电信号PONZ激活的时间与短路信号SWONX激活的时间之间的差即为可以忽略的延迟时间Tl。S卩，所述延迟电路DLYT在自启动信号CONX激活起经过延迟时间Tl之后激活短路信号SW0NX。图7图示出图2所示的命令控制单元16和输入数据控制单元42的示例。所述命令控制单元16具有分别接收命令信号CMDZ的命令锁存电路CLAT和命令译码器CMDDEC。每个命令锁存电路CLAT具有串联布置在输入和输出之间的CMOS转移栅极、反相器、CMOS转移栅极和反相器。每个命令锁存电路CLAT在时钟信号CLKZ的低电平时段接收命令信号CMDZ,并与时钟信号CLKZ的前沿同步地将命令信号CMDZ锁存，以将其输出到命令译码器CMDDEC 中。所述命令译码器CMDDEC对从命令锁存电路CLAT输出的命令信号CMD进行译码，并输出激活信号ACTZ、预充电信号PREZ、列控制信号CASPZ、寄存器设置信号RSETZ、自动刷新信号AREFZ、自刷新信号SREFZ、读取信号RDZ和写入信号WRZ。此外，所述命令译码器CMDDEC在时钟信号CLKZ不振荡时激活深度掉电信号DPDZ。所述输入数据控制単元42具有写入时钟缓冲器WCLKB、输入数据锁存电路IDLT和写入数据总线开关WDBSW。图7图示出与一个数据端子DQ(DINZ)对应的输入数据控制単元42。所述写入时钟缓冲器WCLKB在写入信号WRZ激活到高电平时与时钟信号CLKZ同步生成写入时钟信号WCLKZ。例如，使写时钟信号WCLKZ激活与突发长度相对应的时钟周期数目所述输入数据锁存电路IDLT与命令锁存电路CLAT相同。所述输入数据锁存电路IDLT在写入时钟信号WCLKZ的低电平时段接收输入数据信号DINZ，以与写入时钟信号WCLKZ的前沿同步地将输入数据DINZ锁存，并将其输出到写入数据总线开关WDBSW中。所述写入数据总线开关WDBSW具有连接在内部电源线VIIR与接地线VSS之间的 PMOS晶体管P6和nMOS晶体管N6、与非门和或非门。所述pMOS晶体管P6的栅极与与非门的输出连接。所述nMOS晶体管N6的栅极与或非门的输出连接。所述与非门和或非门在被提供高电平(活动的)写入信号WRZ时打开。所述与非门和或非门对通过输入数据锁存电路IDLT提供的输入数据信号DINZ的逻辑进行反相，并将其分别输出到PMOS晶体管P6和nMOS晶体管N6中。如果输入数据信号DINZ处于高电平，所述pMOS晶体管P6打开，nMOS晶体管N6关闭，以将共用数据线CDBZ设为高电平。如果输入数据信号DINZ处于低电平，所述nMOS晶体管P6关闭，pMOS晶体管N6打开，以将共用数据线CDBZ设为低电平。被提供低电平(不活动的)写入信号WRZ吋，所述写入数据总线开关WDBSW关闭pMOS晶体管P6和nMOS晶体管N6，以将共用数据线CDBZ设为浮动状态。为此，将所述第一电源电压VIIR提供到写入数据总线开关WDBSW中。所述写入时钟缓冲器WCLKB和输入数据锁存电路IDLT在图4所示的pMOS晶体管P3打开时生成内部电源电压VIIC的时段内运行。所述写入时钟缓冲器WCLKB和输入数据锁存电路IDLT在pMOS晶体管P3关闭时不生成内部电源电压VIIC的时段内停止运行。所述写入数据总线开关WDBSW在接收除深度掉电模式之外的时段内生成的内部电源电压VIIR时运行。所述PMOS晶体管P6和nMOS晶体管N6通过低电平(不活动的)写入信号WRZ关闭。由此，可防止写入时钟缓冲器WCLKB和输入数据锁存电路IDLT停止运行时写入数据总线开关WDBSW发生故障。图8图示出图2所示的输出数据控制単元40和输出数据缓冲器44的示例。图8图示出与一个数据端子DQ对应的输出数据控制単元40和输出数据缓冲器44。所述输出数据控制单元40具有等待时间调整电路CALADJ、读取时钟缓冲器RCLKB、输出时钟控制电路CLKCNT、读取数据总线开关RDBSW和输出数据锁存器ODLT。所述等待时间调整电路CALADJ将读取信号RDZ延迟与等待时间信号CASLZ的值对应的时钟周期数量，并将其作为延迟读取信号RDDZ而输出到读取时钟缓冲器RCLKB中。所述读取时钟缓冲器RCLKB在延迟读取信号RDDZ的高电平(活动的)时段与时钟信号CLKZ同步地将读取时钟信号RCLKZ输出。例如，使所述读取时钟信号RCLKZ激活与突发长度对应的次数。所述输出时钟控制电路CLKCNT在读取信号RDZ的高电平(活动的)时段与时钟信号CLKZ同步地将输出时钟信号CLKOZ输出。所述读取数据总线开关RDBSW在读取信号RDZ处于高电平(活动的)期间将读取到共用数据线CDBZ的读取数据信号输出到输出数据锁存电路ODLT中。所述输出数据锁存电路ODLT与图7所示的命令锁存电路CLAT相同。所述输出数据锁存电路ODLT在读取时钟信号RCLKZ的低电平期间接收读取数据信号，以与读取时钟信号RCLKZ的前沿同步地将读取数据信号锁存，并将其作为输出数据信号DOUTZ输出到输出数据缓冲器44中。所述输出数据锁存电路ODLT与在突发长度时间内改变高低电平的读取时钟信号RCLKZ同步地将共用数据线CDBZ的输出锁存。所述输出数据缓冲器44具有电平移位器LSFTl和LSFT2、连接在电源线VDD与接地线VSS之间的pMOS晶体管P7和nMOS晶体管N7、与非门和或非门。所述电平移位器LSFTl将输出时钟信号CLKOZ的高电平从内部电源电压VIIR转换为电源电压VDD。所述电平移位器LSFT2将输出数据信号DOUTZ的高电平从内部电源电压VIIC转换为电源电压VDD。所述pMOS晶体管P7的栅极与与非门的输出连接。所述nMOS晶体管N7的栅极与或非门的输出连接。所述与非门和或非门在被提供高电平输出时钟信号CLKOZ时有效。此 夕卜，所述与非门和或非门对通过电平移位器LSFTl提供的输出数据信号DOUTZ的逻辑进行反相，并将其分别输出到PMOS晶体管P7和nMOS晶体管N7中。如果所述输出数据信号DOUTZ处于高电平，则所述pMOS晶体管P7打开并且nMOS晶体管N7关闭，以将数据端子DQ设为高电平。如果所述输出数据信号DOUTZ处于低电平，则所述pMOS晶体管P7关闭并且nMOS晶体管N7打开，以将数据端子DQ设为低电平。如果被提供低电平输出时钟信号CLK0Z，则所述输出数据缓冲器44关闭pMOS晶体管P7和nMOS晶体管N7，以将数据端子DQ设为浮动状态。即，所述读取信号RDZ为低电平(不活动的)时，所述数据端子DQ变为高阻抗状态，所述读取信号RDZ为高电平(活动的)时，所述数据端子DQ变为与输出数据信号DOUTZ相同的逻辑电平。所述等待时间调整电路CALADJ、读取时钟缓冲器RCLKB、读取数据总线开关RDBSW和输出数据锁存器ODLT在生成列内部电源电压VIIC期间运行，并在不生成列内部电源电压VIIC期间停止运行。所述输出时钟控制电路CLKCNT在接收在除深度掉电模式之外的时段内生成的内部电源电压VIIR时运行。所述输出时钟控制电路CLKCNT在不生成行内部电源电压VIIC期间接收低电平读取信号RDZ，以将输出时钟信号CLKOZ设为低电平。所述输出数据缓冲器44中的pMOS晶体管P7和nMOS晶体管N7由低电平输出时钟信号CLKOZ关闭，使数据端子DQ变为高阻抗状态。由此，可防止等待时间调整电路CALADJ、读取时钟缓冲器RCLKB、读取数据总线开关RDBSW和输出数据锁存器ODLT停止运行时输出数据缓冲器44发生故障。图9图示出图2所示的列控制单元36的示例。所述列控制单元36具有列定时控制电路CTCNT、列时钟缓冲器CCLKB、列地址锁存电路CALT、列预译码器CPDEC和列总译码器CMDEC。所述列定时控制电路CTCNT将列控制信号CASPZ输出为列脉冲信号CLPZ。所述列时钟缓冲器CCLKB在写入信号WRZ或读取信号RDZ激活为高电平时与时钟信号CLKZ同步地生成锁存信号CALTZ。 所述列地址锁存电路CALT与图7所示的命令锁存电路CLAT相同。所述列地址锁存电路CALT在锁存信号CALTZ的低电平期间接收地址信号AINZ，以与锁存信号CALTZ的前沿同步地将地址信号AINZ锁存，并将其输出到列预译码器CPDEC中。
所述列预译码器CPDEC对锁存在列地址锁存电路CALT中的地址信号AINZ进行预译码，以生成预译码信号CAA#Z(例如，CAA0Z-CAA15Z)和CAB#Z(例如，CAB0Z-CAB15Z)。列主译码器CMDEC具有接收预译码信号CAA#Z之ー和预译码信号CAB#Z之一的256个“与”电路。列主译码器CMDEC输出来自“与”电路之一的高电平列线选择信号CLZ(CL0Z-CL255Z至的任意ー个)，所述“与”电路在列脉冲信号CLPZ的高电平(活动)期间接收高电平预译码信号CAA#Z和CAB#Z。所述列线选择信号CLZ的数量并不限于256个。所述列预译码器CPDEC和列主译码器CMDEC是对为了选择位线对BL和/BL而提供的地址信号AD进行译码的地址译码器的ー个示例。所述列时钟缓冲器CCLKB、列地址锁存电路CALT和列预译码器CPDEC在生成内部电源电压VIIC期间运行，并在不生成内部电源电压VIIC期间停止运行。所述列定时控制电路CTCNT和列主译码器CMDEC在接收在除深度掉电模式之外的时段内生成的内部电源电压VIIR时运行。所述列定时控制电路CTCNT在不生成内部电源电压VIIC期间接收低电平列控制信号CASPZ，以将列脉冲信号CLPZ设为低电平。所述列主译码器CMDEC在不生成内部电源电压VIIC期间接收低电平列脉冲信号CLPZ，以将所有列线选择信号CLZ设为低电·平。由此，可防止列时钟缓冲器CCLKB、列地址锁存电路CALT和列预译码器CPDEC停止运行时列主译码器CMDEC发生故障。图10图示出图2所示的半导体存储器MEM的操作的示例。在该示例中，所述半导体存储器MEM按顺序接收激活命令ACT、写入命令WR或读取命令RD和预充电命令PRE。响应于写入命令WR或读取命令RD，分别进行写入或读取操作。图2所示的模式寄存器18存储突发长度BSTL = 4和等待时间CASL = 3，以输出表示突发长度BSTL的突发信号BSTLZ和表示等待时间CASL的等待时间信号CASLZ。图5所示的电源控制电路PWCNT根据激活信号ACTZ将上电信号PONZ激活到高电平，所述激活信号ACTZ响应于激活命令ACT而激活(图10中的(a))。图4所示的电源控制单元24响应于上电信号PONZ的激活而将启动信号CONX激活到低电平。由此，所述列电压生成単元30中的pMOS晶体管P3打开，以开始生成内部电源电压VIIC，并升高内部电源电压VIIC(图10中的(b))。内部电源电压VIIC升高到第一电压Vl的时间Tl通过考虑时间tRCD(RAS到CAS的延迟时间)而确定，这是半导体存储器MEM的操作规范之一。所述时间tRCD为从激活行地址选通信号/RAS到激活列地址选通信号/CAS之间的最短时间。换句话说，所述时间tRCD是从激活命令ACT到写入命令WR或读取命令RD的最短时间。例如，所述列电压生成单元30设计为，内部电源电压VIIC可在命令控制单元16接收写入命令WR或读取命令RD之前达到与内部电源电压VIIR相同的第一电压Vl。所述时间Tl由内部电源线VIIC的负载容量和列电压生成単元30的电压生成能力而确定。所述内部电源线VIIC与列控制单元36、输出数据控制単元40和输入数据控制単元42连接，其负载容量小于内部电源线VIIR。由此，所述时间Tl易于缩短。这样，被提供内部电源电压VIIC的电路的规模被确定为满足时间Tl。图6所示的定时器TMR在自上电信号PONZ激活起经过预定延迟时间tDLY之后将上电信号PONZ激活到高电平(图10中的(C))。图4所示的电源控制単元24响应于上电信号PONZ的激活而将短路信号SWONX激活到低电平(图10中的(d))。由此，图4所示的开关32打开，以将具有相同值的内部电源电压VIIR和VIIC互连。所述延迟时间tDLY设计为，所述开关32可在内部电源电压VIIC升高到第一电压Vl后经过时间tRCD之前打开。在内部电源电压VIIR和VIIC由于开关32打开而互相连接期间，列控制单元36、输出数据控制単元40和输入数据控制単元42耗散的功率并非仅来自内部电源线VIIC，而且还来自 内部电源线VIIR。它防止内部电源线VIIC的电压下降，还防止产生泄漏电流。由于内部电源电压VIIC的值稳定，可防止列控制单元36、输出数据控制単元40和输入数据控制单元42中的信号在生成时间内产生波动。如果延迟时间tDLY较短，使开关32可在内部电源电压VIIC达到第一电压Vl之前打开，内部电源电压VIIR由于电荷共享而下降(图10中的(e))。内部电源电压VIIR的下降可对电路响应于激活命令ACT的操作产生影响。例如，图2所示的行控制单元34激活字线信号WLZ和读出放大器控制信号SAEZ的时间可能会发生改变。因此，希望能在激活字线信号WLZ和读出放大器控制信号SAEZ之后再打开开关32。如果延迟时间tDLY较长，使开关32可在命令控制单元16接受写入命令WR或读取命令RD之后打开，向列控制单元36、输出数据控制单元40和输入数据控制单元42提供功率的能力可能会下降(图10中的(f))。这种情况下，所述内部电源电压VIIC下降。另夕卜，在开关32打开之后，所述内部电源电压VIIR由于电荷共享而下降。内部电源电压VIIR的下降可能对列控制単元36、输出数据控制単元40和输入数据控制単元42的运行产生影响。例如，图7所示的输入数据控制単元42中的输入数据锁存电路IDLT锁存输入数据信号DINZ的时间可能会发生改变。因此，最好在列控制单元36、输出数据控制単元40和输入数据控制単元42开始运行之前，即，接受写入命令WR或读取命令RD之前打开开关32。所述半导体存储器MEM按顺序接收写入命令WR以及与突发长度对应的写入数据片WD1、WD2、WD3和WD4的数量，从而进行写入操作(图10中的(g))。接收了读取命令RD之后，所述半导体存储器MEM进行读取操作，以在经过与等待时间CASL(图10中CASL = 3)对应的数量的时钟周期之后按顺序输出读取数据片RD1、RD2、RD3和RD4(图10中的(h))。在写入和读取操作中，所述半导体存储器MEM在经过时间tRCD之后开始运行被提供了内部电源电压VIIC的列控制单元36、输出数据控制单元40和输入数据控制单元42。例如，在读取操作中，所述预充电命令PRE提供给输出最后读取数据RD4的时钟周期的前一个时钟周期(图10中的(i))。响应于预充电信号PREZ的激活，图5所示的电源控制电路PWCNT在经过等于等待时间CASL( = 3)与值N( = 4)的总和的数量的时钟周期之后激活断电信号POFFZ (图10中的(j))。考虑到输出最后读取数据(该示例中为RD4)的时间而等待与等待时间CASL对应的时钟周期的数量。例如，最后读取数据的最差输出时间为预充电命令PRE之后的两个时钟周期。考虑到预充电命令PRE之后会再次提供激活命令ACT的情况而等待N个时钟周期。预充电命令PRE之后的激活命令ACT通常在提供预充电命令PRE之后的(例如)五个时钟周期内提供。如上所述，如果提供了激活命令ACT，开始生成所述内部电源电压VIIC，以打开开关32。在可能提供激活命令ACT期间，防止所述开关32关闭，由此避免列电压生成単元30和开关32频繁操作。因此，在较短周期内防止开关32打开/关闭，从而防止内部电源电压VIIC和VIIR产生波动。另ー方面，在从活动的(高电平)预充电命令PREZ开始的5个时钟周期之内输入激活命令ACT时，所述断电信号POFFZ不激活，所述开关32不关闭。所述值N可设置为与时间tRP(RAS预充电时间)匹配，这是半导体存储器MEM的操作规范之一。所述时间tRP是从提供预充电命令PRE到提供下一个激活命令ACT的最短时间。所述电源控制电路PWCNT响应于断电信号POFFZ而停用上电信号PONZ (图10中的(k))。图4所示的电源控制单元24响应于上电信号PONZ的停用而停用短路信号SWONX (图10中的(I))。即，如果在完成访问操作之后的预定时间段内没有接收激活命令ACT，所述电源控制电路PWCNT停用短路信号SWONX。图4所示的开关32响应于短路信号SWONX的停用而关闭，从而解除内部电源线VIIR和VIIC的互连。随后，图4所示的列电压生成単元30响应于短路信号SWONX的停用而停用启动信号C0NX(图10中的(m))。响应于启动信号CONX的停用，所述pMOS晶体管P3关闭，以停止生成内部电源电压VIIC，从而逐渐降低内部电源电压VIIC(图10中的(η))。随着内部电源电压VIIC的电平的降低，被提供了内部电源电压VIIC的列控制单元36、输出数据控制单 元40和输入数据控制単元42停止运行。内部电源电压VIIC由于列控制单元36、输出数据控制单元40和输入数据控制单元42的运行而耗散的时间段包括接收写入命令WR或读取命令RD的时间到分别完成写入或读取操作的时间。通过在列控制单元36、输出数据控制单元40和输入数据控制单元42均不运行期间停止生成内部电源电压VIIC，所述半导体存储器MEM的耗散功率降低。例如，所述启动信号CONX激活到低电平的时间段是生成内部电源电压VIIC的正常模式时间段。所述启动信号CONX停用到高电平的时间段是停止生成内部电源电压VIIC的低耗散功率模式时间段。如上所述，本实施例提供了与前述实施例几乎相同的效果。另外，所述开关32在内部电源电压VIIC升高到第一电压Vl之后且在列控制单元36、输出数据控制単元40和输入数据控制単元42开始运行之前打开。因此，可防止内部电源电压VIIC产生波动，从而防止行控制单元34激活字线信号WLZ和读出放大器控制信号SAEZ的时间发生改变。此外，所述开关32打开时，将所述内部电源电压VIIR提供给内部电源线VIIC，从而使内部电源电压VIIC稳定。因此，可防止输入数据控制単元42中的输入数据锁存电路IDLT锁存输入数据信号DINZ的时间发生改变。即，可防止列控制单元36、输出数据控制単元40和输入数据控制单元42的运行受到影响。所述电源控制单元24中的电源控制电路PWCNT将开关32保持在打开状态，直到访问操作完成后经过预定时间段为止。在可能提供激活命令ACT的时间段，防止所述开关32关闭，由此避免列电压生成単元30和开关32频繁操作。因此，可防止开关32在较短周期内打开/关闭，从而防止内部电源电压VIIC和VIIR产生波动。图11图示出另ー个实施例中的电源控制单元24中的定时器TMR的示例。在这些实施例中，相同部件用相同參考数字表示，相同部件的重复详细说明将省略。形成定时器TMR，代替图4所示的电源控制単元24中的定时器TMR。半导体存储器MEM的其他部件与图2所示的相同。所述定时器TMR具有计数器C0UNT1、转换电路CNV和检测电路DET。所述计数器COUNTl在复位端RST接收低电平(不活动的)上电信号PONZ时将计数器值CVl设为零。所述上电信号PONZ处于高电平(活动的)时，所述计数器COUNTl将计数操作与(例如)时钟信号CLKZ的前沿同步进行，以将计数器值CVl毎次都増加I。即，所述计数器COUNTl在上电信号PONZ活动(高电平)时对时钟周期的数量进行计数。所述转换电路CNV将等待时间信号CASLZ表示的值转换为预定值CV2。例如，所述预定值CV2采用的值通过将等待时间信号CASLZ表示的值(即，等待时间CASL)减I而获得。如果检测到计数器值CVl与预定值CV2 —致，则所述检测电路DET激活上电信号P0NDZ。所述上电信号PONDZ在图10所示的提供写入命令WR或读取命令RD的时钟周期的前ー个时钟周期内激活。所述计数器COUNTl可将计数操作与时钟信号CLKZ的后沿同步进行。这种情况下，所述转换电路CNV将预定值CV2设为与等待时间信号CASLZ表示的值相同的值。这种情况下，所述上电信号PONDZ在提供图10所示的写入命令WR或读取命令RD的时钟周期之前的 O.5个时钟周期之内激活。这样，所述半导体存储器MEM通过使用图11所示的定时器TMR在与图10所示的几乎相同的时间下运行。如上所述，所述预定值CV2与等待时间CASL相同或比其小I ;但是，更特别地，通过将预定值转换为从时间tRCD内的时钟脉冲数量减去控制延迟时间而获得的值，可实现定时器TMR的操作与本实施例匹配。本实施例提供了与前述实施例几乎相同的效果。另外，不使用延迟电路DLYT，使用图6所示的时间常数而对时钟周期进行计数，可根据上电信号PONZ生成上电信号P0NDZ。因此，无论半导体存储器MEM中形成的元件的特性是否存在波动，始終都可在恒定时间下生成上电信号P0NDZ。所述存储器调整地越精密，所述上电信号PONDZ的激活时间时钟信号CLK的频率越闻。图12图示出另ー个实施例中的半导体存储器MEM的示例。在这些实施例中，相同部件用相同參考数字表示，相同部件的重复详细说明将省略。所述半导体存储器MEM具有命令控制单元16A、刷新定时器20A、行控制单元34A，分别代替图2中的命令控制单元16、刷新定时器20和行控制单元34。所述半导体存储器MEM的其他部件与图2所示的相同。所述命令控制单元16A通过从图2中的命令控制单元16中删除对自刷新命令进行译码的功能和生成自动刷新信号AREFZ和自刷新信号SREFZ的功能而获得。即，所述半导体存储器MEM在不从外部接收命令的情况下自动进行刷新操作，但不具有自刷新模式。所述刷新定时器20A在不接收自刷新信号SREFZ的情况下始終以预定周期输出振荡信号0SCZ。如果激活命令ACT和振荡信号OSCZ (刷新请求)互相竞争，所述行控制単元34A具有确定激活命令ACT和振荡信号OSCZ(刷新请求)之间的优先顺序的功能。所述行控制单元34A的ー个示例如图13所示。图13图示出图12所示的行控制单元34A的示例。所述行控制单元34A具有仲裁电路64A和行定时控制电路60A，分别代替图3中的刷新请求生成电路56和行定时控制电路60。所述行控制単元34A的其他部件与图3所示的行控制单元34相同。如果先于激活信号ACTZ接收振荡信号0SCZ，所述仲裁电路64A输出刷新信号REFZ、计数信号CUPZ和激活脉冲信号ACTPZ，以保持激活信号ACTZ的激活信息。例如，所述激活脉冲信号ACTPZ为脉冲信号。所述仲裁电路64A响应于来自行定时控制电路60A的刷新结束信号REFEZ的激活而停用刷新信号REFZ，以根据所保持的激活信号ACTZ的激活信息激活激活脉冲信号ACTPZ。
如果先于振荡信号OSCZ接收激活信号ACTZ，所述仲裁电路64A激活激活脉冲信号ACTPZ,以保持振荡信号OSCZ的激活信息。如果接收了预充电信号PREZ的激活信息，所述仲裁电路64A根据所保持的振荡信号OSCZ的激活信息输出刷新信号REFZ、计数信号CUPZ和激活脉冲信号ACTPZ。所述行定时控制电路60A与图3所示的行定时控制电路60相同，不同之处在于，其接收激活脉冲信号ACTPZ，代替激活信号ACTZ和刷新脉冲信号REFPZ。本实施例的半导体存储器MEM的操作与图10所示的相同。如上所述，本实施例提供了与前述实施例几乎相同的效果。另外，由于所述刷新操作自动进行，即使在具有仲裁电路64A的半导体存储器MEM中，可也防止内部电源电压VIIR和VIIC产生波动，同时，可将行电压生成单元28生成内部电源电压VIIR的功能和列电压生成単元30生成内部电源电压VIIC的功能最小化。因此，所述半导体存储器MEM的耗散功率被降低。
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图14图示出又一实施例中的半导体存储器MEM的示例。在这些实施例中，相同部件用相同參考数字表示，相同部件的重复详细说明将省略。所述半导体存储器MEM具有输入缓冲器12B、命令控制单元16B、刷新定时器20A、电源控制単元24B、行控制单元34B和列控制单元36B，代替图2所示的输入缓冲器12、命令控制单元16、刷新定时器20、电源控制単元24、行控制单元34和列控制单元36。所述刷新定时器20A与图12所示的相同。所述半导体存储器MEM的其他部件与图2所示的相同。图14所示的半导体存储器MEM为伪静态随机存取存储器(SRAM)。所述伪SRAM具有DRAM存储单元MC和用于自动刷新存储单元MC的SRAM接ロ。此外，所述半导体存储器MEM采用地址非多路转换式，其中，行地址信号RA和列地址信号CA同时在不同地址端子AD接收。即，所述输入缓冲器12B同时接收行地址信号RA和列地址信号CA。所述命令控制单元16B响应于命令信号CMDZ而识别写入命令、读取命令和寄存器设置命令。识别了写入命令时，所述命令控制单元16B激活激活信号ACTZ，随后激活写入信号WRZ和列控制信号CASPZ。识别了读取命令时，所述命令控制单元16B激活激活信号ACTZ,随后激活读取信号RDZ和列控制信号CASPZ。深度掉电信号DPDZ在接收时钟信号CLKZ时停用，在不接收时钟信号CLKZ时激活。所述命令控制单元16B和其他部件与图2中的命令控制单元16相同，不同之处在干，其不识别激活命令、预充电命令、自动刷新命令和自刷新命令，也不生成预充电信号PREZ、自动刷新信号AREFZ和自刷新信号SREFZ。所述输入缓冲器14接收片选信号/CS、地址有效信号/ADV和输出启动信号/0E，作为命令信号CMD，代替图2中的片选信号/CS、行地址选通信号/RAS和列地址选通信号/CAS。所述电源控制单元24B使用振荡信号OSCZ代替预充电信号PREZ来确定停用启动信号CONX和短路信号SWONX的时间。所述电源控制单元24B激活启动信号CONX和短路信号SWONX的时间与图2所示的电源控制单元24激活启动信号CONX和短路信号SWONX的时间相同。所述行控制単元34B与图13中的行控制单元34A相同，不同之处在于其接收列结束信号CLENDZ代替图2所示的预充电信号PREZ，以停用字线信号WLZ和读出放大器控制信号SAEZ。所述列控制单元36B比图2所示的列控制单元36增加了生成列结束信号CLENDZ的功能。所述列结束信号CLENDZ为响应于写入和读取操作的结束而激活的脉冲信号。图15图示出图14所示的行控制单元34B的示例。如上所述,所述行控制单元34B与图13中的行控制单元34A相同，不同之处在于，其接收列结束信号CLENDZ代替预充电信号 PREZ。图16图示出图14所示的电源控制单元24B中的电源控制电路PWCNT的示例。除电源控制电路PWCNT之外，所述电源控制単元24B与图4所示的电源控制単元24相同。所述电源控制单元24B具有图6所示的定时器TMR或图11所示的定时器TMR。所述电源控制电路PWCNT具有计数器C0UNT2、比较器CMP、触发器FF和反相器IV4。所述计数器C0UNT2将计数器值V3与在复位端RST接收的信号的前沿同步复位为零， 并将计数器值V3与振荡信号OSCZ同歩，每次都増加I。所述复位端RST接收激活信号ACTZ和起动信号STTZ的“或”逻辑。如果来自计数器C0UNT2的计数器值V3与预期值M—致，则比较器CMP将上电信号PONZ激活到高电平。例如，将预期值M设为固定值“3”，并通过用于制造半导体存储器MEM的光掩模布线图形、保险丝电路等将其提前编程。如果在设置端S为触发器FF提供高电平断电信号P0FFZ，则触发器FF从输出端Q输出高电平上电信号Ρ0ΝΧ。如果在复位端R为触发器FF提供高电平激活信号ACTZ或通过“或”电路为触发器FF提供高电平起动信号STTZ，则触发器FF输出低电平上电信号Ρ0ΝΧ。反相器IV4使上电信号PONX的逻辑反相，以将其输出为上电信号PONZ。图17图示出图14所示的半导体存储器MEM的操作的示例。与图10所示相同的操作的详细说明将省略。图17图示出进行读取操作时的示例。由于本实施例的半导体存储器MEM为伪SRAM，接收写入命令WR或读取命令RD，代替图10中的激活命令ACT。图14所示的模式寄存器18存储突发长度BSTL = 4和等待时间CASL = 3，以输出表示突发长度BSTL的突发信号BSTLZ和表示等待时间CASL的等待时间信号CASLZ。所述半导体存储器MEM响应于读取命令RD而激活激活信号ACTZ(图17中的(a))。在写入操作中，由于等待时间控制，所述第一写入数据WDl的提供比写入命令WR的提供晚时间tRCD(图17中的(b))。除图16所示的电源控制电路PWCNT的操作之外，从激活激活信号ACTZ的时间到将短路信号SWONX激活到低电平的时间的操作与图10中所示的相同。所述电源控制电路PWCNT响应于激活信号ACTZ的激活而复位计数器值V3，以通过使用振荡信号OSCZ而开始计数操作(图17中的(C))。如果在读取操作期间生成振荡信号OSCZ(刷新请求)，图15所示的仲裁电路64A抑制刷新信号REFZ的激活，直到完成读取操作为止，从而保持刷新请求。因此，读取操作期间不开始刷新操作。如图10所示，所述半导体存储器MEM在经过与时间tRCD对应的时间之后开始运行图14所示的列控制单元36B、输出数据控制単元40和输入数据控制単元42。在读取操作中，所述列控制単元36B在经过与时间tRCD对应的数量的时钟周期之后生成列脉冲信号CLPZ (图9)(图17中的(d))。所述输出数据控制単元40按顺序输出存储单元阵列38提供的读取数据片RD1、RD2、RD3和RD4的时间比每个列脉冲信号CLPZ晚等待时间CASL (图17中的(e))。所述列控制単元36B响应于最后读取数据RD4的输出的完成而激活列结束信号CLENDZ (图17中的(f))。
在该示例中，所述第三振荡信号OSCZ在读取操作完成之后并且在新读取命令RD或写入命令WR提供给半导体存储器MEM之前输出(图17中的(g))。响应于于第三振荡信号OSCZ,图16所示的电源控制电路PWCNT临时激活断电信号POFFZ并停用上电信号PONZ (图17中的(h)、(i))。随后，如图10所示，所述电源控制单元24B响应于上电信号PONZ的停用而停用短路信号SWONX(图17中的(j))。所述开关32响应于短路信号SWONX的停用而关闭，以解除内部电源线VIIR和VIIC的互连。随后，所述启动信号CONX响应于短路信号SWONX的停用而停用，以关闭pMOS晶体管P3(图17中的(k))。所述内部电源电压VIIC逐渐下降(图17中的(I))。随后，被提供了内部电源电压VIIC的列控制单元36B、输出数据控制単元40和输入数据控制単元42
停止运行。由上文可以看出，根据本实施例，可获得与上述实施例几乎相同的效果。另外，在响应于读取命令RD和写入命令WR而按顺序开始运行行控制单元34B和列控制单元36B的 伪SRAM中，可防止内部电源电压VIIR和VIIC产生波动，同时，可分别将行电压生成单元28生成内部电源电压VIIR的功能和列电压生成単元30生成内部电源电压VIIC的功能最小化。因此，所述半导体存储器MEM的耗散功率被降低。图18图示出安装有上述实施例的半导体存储器MEM的系统SYS的示例。所述系统SYS (用户系统)组成(例如)便携式装置的微电脑系统的至少一部分。所述系统SYS具有系统级芯片SoC，所述系统级芯片SoC具有集成在硅衬底上的多个宏。可替代地，所述系统SYS具有多芯片封装MCP，其中，多个芯片堆叠在封装衬底上。此外，可替代地，所述系统SYS具有系统级封装SiP，其中，多个芯片安装在引线框等封装衬底上。此外，所述系统SYS可采用芯片堆叠CoC或封装堆叠PoP的形式。例如，所述SoC具有中央处理器(CPU)、只读存储器(ROM)、外围电路I/O和上述半导体存储器MEM。所述CPU是用于控制半导体存储器MEM的访问的控制器的一个示例。所述CPU、R0M、外围电路I/O和半导体存储器MEM通过系统总线SBUS互相连接。所述CPU与半导体存储器MEM之间可布置存储器控制器。所述CPU对ROM、外围电路I/O和半导体存储器MEM进行访问，并整体控制系统的运行。所述半导体存储器MEM响应于CPU的访问请求而进行读取和写入操作。所述系统SYS的最低配置为CPU和半导体存储器MEM。上述实施例中所述的公开内容将整理出来并作为额外陈述而公开。
权利要求
1.一种半导体存储器，包括 存储单元，其被按照矩阵布置； 第一选择单元，其响应于访问存储单元的访问请求而选择与布置在第一方向上的存储单元线分别连接的第一信号线中的任何第一信号线； 第二选择单元，其在第一选择单元开始运行之后选择与布置在第二方向上的存储单元线分别连接的第二信号线中的任何第二信号线，所述第二方向与第一方向相交； 第一电压生成单元，其生成将提供给第一选择单元的第一电源电压； 第二电压生成单元，其在启动信号处于激活状态时生成将提供给第二选择单元的第二电源电压； 开关，其在短路信号处于激活状态时使被提供以第一电源电压的第一电源线和被提供以第二电源电压的第二电源线互相短路；以及 电源电压控制单元，其响应于访问请求而激活启动信号，在自启动信号激活起经过预定时间之后激活短路信号，在基于访问请求的访问操作完成之后停用短路信号，并响应于短路信号的停用而停用启动信号。
2.根据权利要求I所述的半导体存储器，其中，所述电源电压控制单元在第二电源电压达到第一电压之后、第二选择单元开始运行之前的时段内激活短路信号。
3.根据权利要求2所述的半导体存储器，进一步包括 命令控制单元，在接收访问请求之后接收表示读取操作或写入操作的读取/写入请求，其中 所述第一选择单元响应于访问请求而开始运行， 所述第二选择单元响应于读取/写入请求而开始运行，并且 所述电源电压控制单元在第二电源电压达到第一电压之后、接收读取/写入请求之前的时段内激活短路信号。
4.根据权利要求I所述的半导体存储器，其中，所述电源电压控制单元包括 计数器，其对访问请求之后的时钟周期的数量进行计数；以及 检测电路，在计数器进行了预定次数的计数时激活短路信号。
5.根据权利要求4所述的半导体存储器，包括寄存器，该寄存器设置从内部电路开始运行的时间到内部电路输出信号的时间的时段内时钟周期的数量。
其中，所述电源电压控制单元包括根据寄存器所设置的值而生成预定值的转换电路。
6.根据权利要求I所述的半导体存储器，其中，所述电源电压控制单元包括延迟电路，该延迟电路在自启动信号激活起经过预定时间之后激活短路信号。
7.根据权利要求I所述的半导体存储器，其中，当所述电源电压控制单元在访问操作完成之后的预定时段内未接收访问请求时，所述电源电压控制单元停用短路信号。
8.根据权利要求I所述的半导体存储器，其中，所述第二选择单元包括地址译码器，该地址译码器对为了选择第二信号线而提供的地址信号进行译码。
9.根据权利要求I所述的半导体存储器，其中，所述第二选择单元包括锁存电路，该锁存电路保持传输给第二信号线、输入到存储单元和从存储单元输出的数据信号。
10.一种系统,包括 根据权利要求I所述的半导体存储器；以及控制对该半导体存储器的访问的控制器。
11.一种半导体存储器的操作方法，所述半导体存储器具有按照矩阵布置的存储单元、响应于访问存储单元的访问请求而选择与布置在第一方向上的存储单元线分别连接的第一信号线中的任何第一信号线的第一选择单元、在第一选择单元开始运行之后选择与布置在与第一方向相交的第二方向上的存储单元线分别连接的第二信号线中的任何第二信号线的第二选择单元、以及在短路信号处于激活状态时使为第一选择单元提供第一电源电压的第一电源线和为第二选择单元提供第二电源电压的第二电源线互相短路的开关， 所述方法包括 生成将提供给第一选择单元的第一电源电压； 在接收到对存储单元的访问请求时激活启动信号； 在启动信号处于激活状态时生成将提供给第二选择单元的第二电源电压； 在自启动信号激活起经过预定时间之后激活短路信号；以及 在响应于访问请求的访问操作完成之后停用短路信号，并响应于短路信号的停用而停用启动信号。
12.根据权利要求11所述的半导体存储器操作方法，其中，所述短路信号在从第二电源电压达到第一电压的时间到第二选择单元开始运行的时间的时段内被激活。
13.根据权利要求12所述的半导体存储器操作方法，包括 在接收访问请求之后接收表示读取操作或写入操作的读取/写入请求，其中 所述第一选择单元响应于访问请求而开始运行，并且 所述第二选择单元响应于读取/写入请求而开始运行， 所述短路信号在从第二电源电压达到第一电压的时间到接收读取/写入请求的时间的时段内被激活。
14.根据权利要求11所述的半导体存储器操作方法，包括在对访问请求之后的时钟周期的数量进行计数的计数器进行了预定次数的计数时激活短路信号。
15.根据权利要求14所述的半导体存储器操作方法，包括根据寄存器所设置的值生成预定值，所述寄存器设置将在从内部电路开始运行的时间到内部电路输出信号的时间的时段内给出的时钟周期的数量。
16.根据权利要求11所述的半导体存储器操作方法，包括当在访问操作完成之后的预定时间段内未接收到访问请求时停用短路信号。
全文摘要
本发明公开了半导体存储器、系统和半导体存储器的操作方法。一种存储器，具有矩阵中的存储单元；第一选择单元，响应于访问请求而选择存储单元中的任何第一信号线；第二选择单元，在第一选择单元开始运行之后选择存储单元中的任何第二信号线；第一电压生成单元，生成提供给第一选择单元的第一电源电压；第二电压生成单元，在启动信号活动时生成提供给第二选择单元的第二电源电压；开关，在短路信号活动时将第一和第二电源线短路；以及，电源电压控制单元，响应于访问请求而激活启动信号，在自启动信号激活起经过预定时间之后激活短路信号，在访问操作完成之后停用短路信号和启动信号。
文档编号G11C11/4074GK102855926SQ20121022388
公开日2013年1月2日 申请日期2012年6月27日 优先权日2011年6月27日
发明者佐藤贵彦 申请人:富士通半导体股份有限公司