存储器件及其制造方法和存取方法

存储器件及其制造方法和存取方法
【专利摘要】本申请公开了一种存储器件及其制造方法和存取方法。一示例存储器件可以包括：衬底；在衬底上形成的背栅；晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所述栅堆叠与鳍相交；以及夹于背栅与各鳍之间以及背栅与衬底之间的背栅介质层，其中，在栅堆叠的一侧，背栅介质层存在开口，背栅通过该开口与鳍电接触。
【专利说明】存储器件及其制造方法和存取方法

【技术领域】
[0001] 本公开涉及半导体领域，更具体地，涉及一种存储器件及其制造方法和存取方法。

【背景技术】
[0002] 当前提出了各种基于半导体技术的存储器件如动态随机存取存储器（DRAM)。例 如，通过晶体管（T)和电容器（C)相配合，可以实现各种mTnC存储单元（m、n分别表示单个 存储单元内晶体管的数目和电容器的数目）。
[0003] -方面，随着晶体管的不断小型化，已经提出了多种高性能晶体管结构，例如 UTBB (超薄埋入氧化物和本体）器件和FinFET (鳍式场效应晶体管）等。
[0004] UTBB器件利用ET-S0I (极薄-绝缘体上半导体）衬底。由于SOI衬底中埋入氧化 物（BOX)的存在，可以抑制短沟道效应。另外，可以SOI衬底背侧设置背栅电极，来控制器 件的阈值电压，从而可以有效降低器件的功耗（例如，通过在器件截止时提升阈值电压，从 而降低漏电流）。但是，ET-S0I的成本极高，且存在自加热问题。而且，随着器件的不断小 型化，ET-S0I越来越难以制造。
[0005] FinFET是一种立体型器件，包括在衬底上坚直形成的鳍（fin)，可以在鳍中形成 器件的导电沟道。由于可以提升鳍的高度而不增加其占用面积（footprint)，从而可以增加 每单位占用面积的电流驱动能力。但是，FinFET并不能有效地控制其阈值电压。而且，随 着器件的不断小型化，鳍越来越薄，从而容易在制造过程中坍塌。
[0006] 另一方面，目前尚不存在将电容器制造有效地结合到晶体管制造中的工艺。


【发明内容】

[0007] 本公开的目的至少部分地在于提供一种存储器件及其制造方法和存取。
[0008] 根据本公开的一个方面，提供了一种存储器件，包括：衬底；在衬底上形成的背 栅；晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所 述栅堆叠与鳍相交；以及夹于背栅与各鳍之间以及背栅与衬底之间的背栅介质层，其中，在 栅堆叠的一侧，背栅介质层存在开口，背栅通过该开口与鳍电接触。
[0009] 根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底中形成背 栅槽；在背栅槽的底壁和侧壁上形成背栅介质层；向背栅槽中填充导电材料，形成背栅；在 背栅槽的一端去除部分背栅和背栅介质层，并重新填充导电材料；对衬底进行构图，以形成 与背栅介质层邻接的鳍；以及在衬底上形成栅堆叠，所述栅堆叠与所述鳍相交，其中，重新 填充的导电材料位于栅堆叠一侧，使得背栅与鳍电接触。
[0010] 根据本公开的再一方面，提供了一种对上述存储器件进行存取的方法，包括：通过 字线施加导通电压，以使晶体管导通，并通过位线向晶体管的源极施加第一偏置，使载流子 从源极流向晶体管的漏极且通过背栅介质中的开口进入并因此存储于背栅中，以在该存储 器件中存储第一状态；以及通过字线施加导通电压，以使晶体管导通，并通过位线向源极施 加第二偏置，使背栅中存储的载流子释放，以在该存储器件中存储第二状态，其中，晶体管 在第一状态下的阈值电压不同于在第二状态下的阈值电压。
[0011] 根据本发明的示例性实施例，两个鳍之间夹有背栅，从而整体上构成一种三明治 鳍（sandwich Fin,或者简称为sFin)。以这种sFin为基础，可以制造以三明治鳍式场效应 晶体管（sFinFET)为基础的存储器件如DRAM。在制造过程中，背栅可以充当鳍的支撑结构， 有助于改善结构的可靠性。
[0012] 另外，背栅可以形成电容器结构，例如可以通过背栅介质层与相邻的导电区域和 /或层（例如，衬底中的阱区等）形成电容器结构。该电容器通过背栅介质层中的开口与 sFinFET电连接，从而与该sFinFET -起构成存储器件的存储单元。这种存储器件的制造工 艺可以很好地与相应sFinFET的制造工艺相兼容。

【专利附图】

【附图说明】
[0013] 通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和 优点将更为清楚，在附图中：
[0014] 图1-4是示出了根据本公开一个实施例的存储器件的透视图，其中图2是示出了 图1所示的存储器件沿A1-A1'线切开后的透视图，图3是示出了图1所示的存储器件沿 A2-A2'线切开后的透视图，图4是示出了图1所示的存储器件沿B-B'线切开后的透视 图；
[0015] 图5-27是示出了根据本公开另一实施例的制造存储器件的流程中多个阶段的示 意图；
[0016] 图28是示出了根据本公开另一实施例的存储器就的存取原理的示意图。

【具体实施方式】
[0017] 以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性 的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以 避免不必要地混淆本公开的概念。
[0018] 在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制 的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的 各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制 造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同 形状、大小、相对位置的区域/层。
[0019] 在本公开的上下文中，当将一层/元件称作位于另一层/元件"上"时，该层/元 件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一 种朝向中一层/元件位于另一层/元件"上"，那么当调转朝向时，该层/元件可以位于该另 一层/元件"下"。
[0020] 根据本公开的实施例，提供了一种存储器件。该存储器件可以包括晶体管（存取 控制器件）和背栅（构成存储电容器）。根据一有利示例，该晶体管可以包括在衬底上在背 栅的相对两侧形成的鳍。这样，背栅和鳍形成三明治鳍（sFin)结构。晶体管还可以包括在 衬底上形成的栅堆叠，该栅堆叠与鳍（以及它们之间的背栅）相交。从而，该晶体管可以配 置为sFinFET。栅堆叠在鳍中限定了沟道区（对应于鳍中与栅堆叠相交的部分），并因此限 定了源/漏区（对应于鳍中位于沟道区相对两侧的部分）。为了避免栅堆叠和背栅之间的 干扰，它们之间可以形成有电介质层并因此电隔离。
[0021] 另外，背栅与各鳍及之下的衬底之间可以夹有背栅介质层，并因此可以形成背栅 电容器（例如，与相邻的导电区域和/或层，如衬底（体区）或者衬底中的阱区等），该背栅 电容器可以用作该存储器件的存储部件。
[0022] 背栅介质层在栅堆叠的一侧可以具有开口，从而背栅可以通过该开口与 sFinFET(具体地，其中的鳍）电接触。这样，该sFinFET与背栅电容器彼此电连接，可以形 成1T1C的DRAM配置。
[0023] 根据一示例，背栅介质层中的开口可以位于sFinFET的漏极一侧。这样，当 sFinFET导通时，载流子可以通过鳍（其中形成沟道区）从其源极流向漏极。在漏极一侧， 载流子（例如，对于η型器件为电子，对于p型器件为空穴）可以经由背栅介质层中的开口， 而进入并因此存储于背栅电容器中。另一方面，当sFinFET导通时，如果在源极上施加一定 的电压，可以使得背栅电容器中存储的载流子（如果存在的话）排出。这样，该存储器件可 以表现出（至少）两种状态：背栅电容器中存储有电荷，背栅电容器中没有存储电荷（例 如，可以将背栅电容器中存储有电荷的状态认为是逻辑"1"，而将背栅电容器中没有存储电 荷的状态认为是逻辑"〇" ；反之亦然）。
[0024] 另一方面，由于背栅与sFinFET的鳍之间的相邻设置，背栅中的电荷会影响 sFinFET的阈值电压。这样，根据背栅电容器中存储电荷与否，sFinFET可以表现出不同的 阈值电压并因此表现出不同的电学特性。因此，可以根据sFinFET的电学特性，来读出存储 器件的状态（或者，"数据"）。
[0025] 在一些示例中，为了电隔离栅堆叠与衬底，该存储器件可以包括在衬底上形成的 隔离层，这种隔离层露出sFin中鳍的一部分（该部分用作sFinFET的真正鳍），而栅堆叠形 成于隔离层上。由于鳍的底部被隔离层遮挡，所以栅堆叠难以对鳍的底部进行有效控制，从 而可能造成源漏之间经由鳍底部的漏电流。为抑制这种漏电流，sFinFET可以包括位于鳍 的露出部分下方的穿通阻挡部（PTS)。例如，该PTS可以基本上位于sFin的鳍中被隔离层 遮挡的部分中。
[0026] 根据一些示例，为了增强器件性能，可以应用应变源/漏技术。例如，源/漏区可 以包括与鳍不同材料的半导体层，从而可以向沟道区施加应力。例如，对于P型器件，可以 施加压应力；而对于η型器件，可以施加拉应力。
[0027] 根据本公开的一些示例，存储器件可以如下来制作。例如，可以在衬底中形成背栅 槽，通过向该背栅槽中填充导电材料如金属、掺杂的多晶硅等来形成背栅。另外，在填充背 栅槽之前，可以在背栅槽的侧壁和底壁上形成背栅介质层。而且，可以对背栅介质层进行构 图，以在其一部分中形成开口。例如，背栅介质层的构图可以通过在背栅槽的一端去除部分 背栅和背栅介质层，并重新填充导电材料来进行。接下来，可以对衬底进行构图，来形成与 背栅介质层邻接的鳍。例如，可以如此对衬底进行构图，使得在背栅槽的侧壁（更具体地， 背栅槽侧壁上形成的背栅介质层）上留有衬底的（鳍状）部分。然后，可以在衬底上形成 与鳍相交的栅堆叠。
[0028] 为了便于背栅槽和鳍的构图，根据一有利示例，可以在衬底上形成构图辅助层。该 构图辅助层可以被构图为具有与背栅槽相对应的开口，并且在其与开口相对的侧壁上可以 形成图案转移层。这样，可以构图辅助层和图案转移层为掩模，来构图背栅槽（以下称作 "第一构图；另外，可以图案转移层为掩模，来构图鳍（以下称作"第二构图"）。
[0029] 这样，鳍通过两次构图形成：在第一构图中，形成鳍的一个侧面；而在第二构图 中，形成鳍的另一个侧面。在第一构图中，鳍尚与衬底的主体相连并因此得到支撑。另外， 在第二构图中，鳍与背栅相连并因此得到支撑。结果，可以防止鳍的制造过程中坍塌，并因 此可以更高的产率来制造较薄的鳍。
[0030] 在第二构图之前，可以在背栅槽中形成电介质层，以覆盖背栅。该电介质层一方面 可以使背栅（例如与栅堆叠）电隔离，另一方面可以防止第二构图对背栅造成影响。
[0031] 另外，为了便于构图，根据一有利示例，可以按侧墙形成工艺，来在构图辅助层的 侧壁上形成图案转移层。由于侧墙形成工艺不需要掩模，从而可以减少工艺中使用的掩模 数量。
[0032] 根据一示例，衬底可以包括 Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、 InGaAs、InSb、InGaSb，而构图辅助层可以包括非晶硅。在这种情况下，为了避免在构图背 栅槽期间不必要地刻蚀构图辅助层，可以在构图辅助层的顶面上形成保护层。另外，在形成 构图辅助层之前，还可以在衬底上形成停止层。对于构图辅助层的构图（以在其中形成开 口）可以停止于该停止层。例如，刻蚀保护层可以包括氮化物（如，氮化硅），图案转移层可 以包括氮化物，停止层可以包括氧化物（如，氧化硅）。
[0033] 另外，根据本公开的一些示例，可以先在形成有sFin的衬底上形成隔离层，该隔 离层露出sFin(特别是其中的鳍）的一部分。然后，可以在隔离层上形成与sFin相交的栅 堆叠。为了形成上述的PTS，可以在形成隔离层之后且在形成栅堆叠之前，进行离子注入。 由于sFin的形状因子及其顶部存在的各电介质层（例如，图案转移层等），PTS可以基本上 形成于sFin的鳍中被隔离层遮挡的部分中。之后，还可以去除sFin中鳍顶部的电介质层 (例如，图案转移层等）。这样，随后形成的栅堆叠可以与鳍露出的侧面及顶面接触。
[0034] 本公开可以各种形式呈现，以下将描述其中一些示例。
[0035] 图1是示出了根据本公开一个实施例的存储器件的透视图，且图2是示出了图 1所示的存储器件沿A1-A1'线切开后的透视图，图3是示出了图1所示的存储器件沿 A2-A2'线切开后的透视图，图4是示出了图1所示的存储器件沿B-B'线切开后的透视图。
[0036] 如图1所示，该存储器件包括衬底100。衬底100可以包括体半导体衬底如Si、Ge， 化合物半导体衬底如 SiGe、GaAs、GaSb、AlAs、InAs、InP、GaN、SiC、InGaAs、InSb、InGaSb， 绝缘体上半导体衬底（SOI)等。为方便说明，以下以体硅衬底以及硅系材料为例进行描述。
[0037] 该存储器件还可以包括在衬底上形成的sFin结构。具体地，该sFin结构可以包括 在衬底上形成的两个鳍104以及夹于它们之间的背栅120。鳍104的宽度例如为约3-28nm， 且与背栅120之间夹有背栅介质层116。另外，背栅介质层116还可以形成于背栅120的 底面，使得背栅120与衬底100隔开。背栅介质层116可以包括各种合适的电介质材料，优 选为高K电介质材料，如Hf0 2，其厚度（图中纸面内水平方向上的维度）例如为约l-25nm。 背栅120可以包括各种合适的导电材料，如掺杂的多晶硅、TiN、W或其组合，其宽度（图中 纸面内水平方向上的维度）例如为约5-30nm。背栅120的顶面可以与各鳍104的顶面基本 上持平或高于鳍的顶面。
[0038] 衬底100中可以形成有阱区（未示出），背栅120可以进入该阱区中，从而增大背 栅电容器。
[0039] 在图1的示例中，鳍104与衬底100 -体，由衬底100的一部分形成。但是，本公 开不限于此。例如，鳍104可通过在衬底100上外延的另外半导体层形成。
[0040] 图1中还示出了位于背栅120顶面上的电介质层124。电介质层124例如可以包 括氮化物（如氮化硅）。电介质层124可以将背栅120与衬底100正面（图1中上表面） 形成的其余部件（例如，栅堆叠）电隔离。
[0041] 另外，图1中还示出了位于鳍104顶部的电介质层106(例如，氧化物）和114(例 如，氮化物）。这些电介质层是在该存储器件的制造过程中残留的，它们可以留于鳍104顶 部，或者可以根据需要去除。
[0042] 如图1和2所示，该存储器件还可以包括在衬底100上形成的栅堆叠。栅堆叠可 以包括栅介质层138和栅导体层140。例如，栅介质层138可以包括高K栅介质如Hf0 2，厚 度为l_5nm ;栅导体层140可以包括金属栅导体。另外，栅介质层138还可以包括一层薄的 氧化物（高K栅介质形成于该氧化物上），例如厚度为0. 3-1. 2nm。在栅介质层138和栅 导体140之间，还可以形成功函数调节层（图中未示出）。另外，栅堆叠两侧形成有栅侧墙 130。例如，栅侧墙130可以包括氮化物，厚度为约5-20nm。背栅220通过其顶面上的电介 质层124与栅堆叠隔离。
[0043] 另外，在图1的示例中，该存储器件还包括在衬底上形成的隔离层102,栅堆叠通 过该隔离层102与衬底100隔离。例如，隔离层102可以包括氧化物（如，氧化硅）。这里 需要指出的是，在某些情况下，例如衬底100为SOI衬底的情况下，可以不需要单独形成隔 离层102。鳍104例如可以通过SOI衬底中的SOI半导体形成，而SOI衬底的埋入绝缘层可 以充当这种隔离层。
[0044] 由于栅堆叠的存在，在sFin中限定了沟道区（对应于鳍与栅堆叠相交的部分）和 源/漏区（对应于鳍中位于沟道区相对两侧的部分）。在图1所示的存储器件中，在源/漏 区，还在鳍的表面上生长形成半导体层132。半导体层132可以包括不同于鳍104的材料， 以便能够向鳍1〇4(特别是其中的沟道区）施加应力。例如，在鳍104包括Si的情况下，对 于η型器件，半导体层132可以包括Si :C(C的原子百分比例如为约0. 2-2% )，以施加拉应 力；对于P型器件，半导体层132可以包括SiGe (例如，Ge的原子百分比为约15-75% )，以 施加压应力。另外，半导体层132的存在还展宽了源/漏区，从而有利于后继制造与源/漏 区的接触部。
[0045] 如图2所示，栅堆叠与鳍104(与背栅120相反一侧）的侧面相交。具体地，栅介 质层138与鳍104的该侧面接触，从而栅导体层140可以通过栅介质层138控制在鳍104 的该侧面上产生导电沟道。因此，该存储器件可以构成双栅器件。另外，在去除鳍104顶部 的电介质层106和114的情况下，还可以在鳍104的顶面上也产生导电沟道，从而该存储器 件可以构成四栅器件。
[0046] 如图3和4所示，背栅介质层116在栅堆叠的一侧具有开口 116g。在该示例中，开 口 116g可以位于漏区一侧（栅堆叠另一侧为源区）。如图3和4所示，在漏区一侧的一部 分区域中，背栅介质层116形成于背栅120的侧壁下部和底壁上，并且开口 116g具有矩形 形状。另外，在该示例中，开口 116g没有遍布整个漏区，而是仅占据漏区的一部分。这里需 要指出的是，开口 116g可以具有任意合适的形状和位置，只要它们能够便于制造。
[0047] 这样，背栅120可以通过开口 116g与漏区电接触。结果，由栅堆叠和鳍104构成 的FinFET可以与背栅电容器彼此电连接，从而一起构成1T1C的DRAM配置。在此，所谓"背 栅电容器"是指背栅120所形成的电容器，例如通过背栅介质层116与相邻的导电区域和/ 或层如衬底（体区）或者衬底中的阱区等形成的电容器。
[0048] 图5-27是示出了根据本公开另一实施例的制造存储器件的流程中多个阶段的示 意图。
[0049] 如图5所示，提供衬底1000,例如体硅衬底。在衬底1000中，例如通过离子注入， 形成有阱区1000-1。例如，对于P型器件，可以形成η型阱区；而对于η型器件，可以形成 Ρ型阱区。例如，η型阱区可以通过在衬底1000中注入η型杂质如Ρ或As来形成，ρ型阱 区可以通过在衬底1000中注入P型杂质如B来形成。如果需要，在注入之后还可以进行退 火。本领域技术人员能够想到多种方式来形成η型阱、ρ型阱，在此不再赘述。
[0050] 在衬底1000上可以依次形成停止层1006、构图辅助层1008和保护层1010。例如， 停止层1006可以保护氧化物（如氧化硅），厚度为约5-25nm;构图辅助层1008可以包括 非晶硅，厚度为约50-200nm ;保护层1010可以包括氮化物（如氮化硅），厚度为约5-15nm。 这些层的材料选择主要是为了在后继处理过程中提供刻蚀选择性。本领域技术人员应当理 解，这些层可以包括其他合适的材料，并且其中的一些层在某些情况下可以省略。
[0051] 接着，在保护层1010上可以形成光刻胶1012。例如通过光刻，对光刻胶1012进 行构图，以在其中形成与将要形成的背栅相对应的开口。开口的宽度D1例如可以为约 15_100nm〇
[0052] 接着，如图6所示，可以光刻胶1012为掩模，依次对保护层1010和构图辅助层 1008进行刻蚀，如反应离子刻蚀（RIE)，从而在保护层1010和构图辅助层1008中形成开 口。刻蚀可以停止于停止层1006。当然，如果构图辅助层1008与之下的衬底1000之间具 有足够的刻蚀选择性，甚至可以去除这种停止层1006。之后，可以去除光刻胶1012。
[0053] 然后，如图7所示，可以在构图辅助层1008(与开口相对）的侧壁上，形成图案转 移层1014。图案转移层1014可以按照侧墙形成工艺来制作。例如，可以通过在图6所示结 构（去除光刻胶1012)的表面上淀积一层氮化物，然后对氮化物进行RIE，来形成侧墙形式 的图案转移层。所淀积的氮化物层的厚度可以为约3-28nm(基本上确定随后形成的鳍的宽 度）。这种淀积例如可以通过原子层淀积（ALD)来进行。本领域技术人员知道多种方式来 形成这种侧墙，在此不再赘述。
[0054] 接下来，如图8所示，可以构图辅助层1008和图案转移层1014为掩模，对衬底 1000进行构图，以在其中形成背栅槽BG。在此，可以依次对停止层1006和衬底1000进行 RIE，来形成背栅槽BG。由于保护层1010的存在，这些RIE不会影响到构图辅助层1008。当 然，如果构图辅助层1008的材料与停止层1006和衬底1000的材料之间具有足够的刻蚀选 择性，甚至可以去除保护层1010。
[0055] 根据一有利实施例，背栅槽BG进入到阱区1000-1中。例如，如图8所示，背栅槽 BG的底面相比于阱区1000-1的顶面下凹Deap的深度。Deap可以在约20-100nm的范围。
[0056] 随后，如图9(图9(a)为截面图，图9(b)为俯视图）所示，可以在背栅槽BG的侧 壁和底壁上形成背栅介质层1016。背栅介质层1016可以包括任何合适的电介质材料，优 选为高K介质材料如Hf0 2，厚度为约l-25nm。之后，可以在背栅槽BG中填充导电材料（例 如，掺杂的多晶硅，掺杂浓度可以为约lE18cnT3-lE21cnT3)，来形成背栅1020。例如，这种背 栅介质层1016和背栅1020可以如下形成。具体地，依次淀积一层薄的淀积电介质材料和一 层厚的导电材料。淀积进行至导电材料完全充满背栅槽BG，然后对淀积的导电材料进行回 蚀。回蚀后背栅1020的顶面可以与衬底1000的表面持平或高于衬底1000的表面（在该 示例中，衬底1000的表面对应于随后形成的鳍的顶面）。然后可以对电介质材料进行RIE。 在此，对电介质材料的RIE可以按照侧墙（spacer)工艺来进行。
[0057] 接下来，可以对背栅介质层116进行构图，以在其中形成开口。例如，这可以如下 进行。具体地，如图10所示，可以在图9所示的结构上形成光刻胶1018,并且将该光刻胶 1018构图为包括开口 1018〇(位于将要形成的栅堆叠一侧）。开口 1018〇至少露出sFin中 的背栅1020和背栅介质层1016。接着，如图11 (示出了沿图10中B2B2'线的截面图）所 示，经由开口 1018〇,对背栅1020进行回蚀，使其下凹，并且对背栅介质层1016的露出部分 进行选择性刻蚀，使之去除。在如上所述进行构图之后，可以去除光刻胶1018。
[0058] 然后，可以如图12所示，在背栅槽中重新填充导电材料1020'，以在背栅1020与 相邻的衬底部分（之后形成鳍）之间形成电接触。重新填充的导电材料l〇2(V可以与背栅 1020高度大致相同，且可以与背栅1020的导电材料相同或不同。在以下描述中，为了简化 说明，假设导电材料1020'与背栅1020的导电材料相同，例如掺杂的多晶硅，并且将它们 统一示出为1020,而不再对它们进行区分。
[0059] 为了避免背栅1020与随后形成的栅堆叠之间的干扰，可以如图12、13所示，在背 栅槽BG中进一步填充电介质层1024,以覆盖背栅1020。例如，电介质层1022可以包括氮 化物，且可以通过淀积氮化物然后回蚀来形成。在回蚀过程中，构图辅助层1008顶面上的 保护层1010也可以被去除，从而露出构图辅助层1008。
[0060] 由于上述处理，沿图10中B1B1'线的截面将会呈现如图13所示的形貌。根据一 有利示例，在填充电介质层1024之前，可以例如通过选择性刻蚀，去除背栅1020表面上方 的背栅介质层部分。
[0061] 从图12和13可以看出，背栅介质层1016基本上覆盖背栅1020的侧壁和底壁，并 因此充当随后形成的背栅电容器的电介质层。另外，背栅介质层1016被构图为具有开口， 该开口使得背栅1020能够与相邻的衬底部分（随后形成鳍）电接触。本领域技术人员应 当理解，只要能够实现背栅1020与相邻衬底部分（特别是随后形成sFinFET漏区的部分） 之间的电接触，背栅介质层1016中的开口可以具有任意合适的形状、尺寸和位置。
[0062] 在如上所述形成背栅之后，接下来可以对衬底1000进行构图，来形成鳍。
[0063] 具体地，如图14所示，可以通过选择性刻蚀，如通过TMAH溶液进行湿法刻蚀，来去 除构图辅助层1008,留下图案转移层1014。然后，如图15所示，可以图案转移层1014为掩 模，进一步选择性刻蚀如RIE停止层1006和衬底1000。这样，就在背栅1020两侧留下了鳍 状的衬底部分1004,它们对应于图案转移层1014的形状。
[0064] 这里需要指出的是，尽管在图15的示例中，将鳍1004示出为在其中包括阱区 1000-1的一部分，但是本公开不限于此。例如，鳍1004中可以不包括阱区1000-1，特别 是在如下所述形成穿通阻挡部（PTS)的情况下。另外，根据本公开的示例，为了使得背栅 1020 (更具体地，背栅电容器中存储的电荷）能够有效地控制鳍1004,在坚直方向上鳍1004 的延伸范围优选不超过背栅1020的延伸范围。
[0065] 这样，就得到了根据该实施例的sFin结构。如图15所示，该sFin结构包括背栅 1020以及位于背栅1020相对两侧的鳍1004,背栅1020通过背栅介质层1016与各鳍1004 以及衬底1000隔开。背栅1020可以通过背栅介质层1016与相邻的导电区域和/或层形 成背栅电容器。
[0066] 另外，在该sFin中，鳍1004的顶面被电介质层（包括停止层1006和图案转移层 1014)所覆盖。因此，随后形成的栅堆叠可以与每一鳍各自（与背栅1020相反一侧）的侧 面相交，并控制在该侧面中产生沟道，并因此得到双栅器件。
[0067] 在通过上述流程得到sFin之后，可以sFin为基础，来制造 sFinFET。这里需要指 出的是，在图15所示的示例中，一起形成了三个sFin。但是本公开不限于此。例如，可以根 据需要，形成更多或更少的sFin。另外，所形成的sFin的布局也不一定是如图所示的并行 设置。
[0068] 在以下，将说明制造 sFinFET的示例方法流程。
[0069] 为制造 sFinFET，可以在衬底1000上形成隔离层。例如，如图16所示，可以在衬底 上例如通过淀积形成电介质层1002 (例如，可以包括氧化物），然后对淀积的电介质层进行 回蚀，来形成隔离层。通常，淀积的电介质层可以完全覆盖sFin，并且在回蚀之前可以对淀 积的电介质进行平坦化，如化学机械抛光（CMP)。根据一优选示例，可以通过溅射来对淀积 的电介质层进行平坦化处理。例如，溅射可以使用等离子体，如Ar或N等离子体。
[0070] 为改善器件性能，特别是降低源漏泄漏，根据本公开的一示例，如图17中的箭头 所示，可以通过离子注入来形成穿通阻挡部（PTS) 1046。例如，对于η型器件而言，可以注 入Ρ型杂质，如B、BF2或In ;对于ρ型器件，可以注入η型杂质，如As或Ρ。离子注入可以 垂直于衬底表面。控制离子注入的参数，使得PTS形成于鳍1004位于隔离层1002表面之 下的部分中，并且具有期望的掺杂浓度，例如约5E17-2E19cnT 3,并且掺杂浓度应高于衬底中 阱区1000-1的掺杂浓度。应当注意，由于sFin的形状因子（细长形）及其顶部存在的各 电介质层，有利于在深度方向上形成陡峭的掺杂分布。可以进行退火如尖峰退火、激光退火 和/或快速退火，以激活注入的掺杂剂。这种PTS有助于减小源漏泄漏。
[0071] 接下来，可以在隔离层1002上形成与sFin相交的栅堆叠。例如，这可以如下进行。 具体地，如图18所示，例如通过淀积，形成栅介质层1026。例如，栅介质层1026可以包括氧 化物，厚度为约0. 8-1. 5nm。在图18所示的示例中，仅示出了形成于sFin顶面和侧面上的 栅介质层1026。但是，栅介质层1026也可以包括在隔离层1002的顶面上延伸的部分。然 后，例如通过淀积，形成栅导体层1028。例如，栅导体层1028可以包括多晶硅。栅导体层 1028可以填充sFin之间的间隙，并可以进行平坦化处理例如CMP。
[0072] 如图19所示，对栅导体层1028进行构图。在图19的示例中，栅导体层1028被构 图为与sFin相交的条形。根据另一实施例，还可以构图后的栅导体层1028为掩模，进一步 对栅介质层1026进行构图。
[0073] 在形成构图的栅导体之后，例如可以栅导体为掩模，进行晕圈（halo)注入和延伸 区（extension)注入。
[0074] 接下来，如图20(图20(b)示出了沿图20(a)中C1C广线的截面图，图20(c)示 出了沿图20(a)中C2C2'线的截面图）所示，可以在栅导体层1028的侧壁上形成栅侧墙 1030。例如，可以通过淀积形成厚度约为5-20nm的氮化物（如氮化硅），然后对氮化物进行 RIE，来形成栅侧墙1030。在此，在形成栅侧墙时可以控制RIE的量，使得栅侧墙1030基本 上不会形成于sFin的侧壁上。本领域技术人员知道多种方式来形成这种侧墙，在此不再赘 述。
[0075] 在形成侧墙之后，可以栅导体及侧墙为掩模，进行源/漏（S/D)注入。随后，可以 通过退火，激活注入的离子，以形成源/漏区，得到sFinFET。
[0076] 为改善器件性能，根据本公开的一示例，可以利用应变源/漏技术。具体地，如图 21(图21(b)示出了沿图21(a)中BB'线的截面图）所示，可以通过外延，在鳍1004被栅 堆叠露出的部分（对应于源/漏区）的表面上形成半导体层1032。根据本公开的一实施 例，可以在生长半导体层1032的同时，对其进行原位掺杂。例如，对于η型器件，可以进行 η型原位掺杂；而对于ρ型器件，可以进行ρ型原位掺杂。另外，为了进一步提升性能，半 导体层1032可以包括不同于鳍1004的材料，以便能够向鳍1004(其中将形成器件的沟道 区）施加应力。例如，在鳍1004包括Si的情况下，对于η型器件，半导体层1032可以包括 Si :C(C的原子百分比例如为约0.2-2% )，以施加拉应力；对于ρ型器件，半导体层1014可 以包括SiGe(例如，Ge的原子百分比为约15-75% )，以施加压应力。另一方面，生长的半 导体层1032在横向上展宽一定程度，从而有助于随后形成到源/漏区的接触部。
[0077] 如图21(b)所示，背栅1020(或者，背栅电容器）通过背栅介质层1016中位于栅 堆叠一侧（例如，漏区一侧）的开口而与栅堆叠这一侧的鳍1004部分和半导体层1032(例 如，它们构成漏区）电接触，从而使得背栅电容器与sFinFET电连接，形成1T1C配置。
[0078] 在上述实施例中，在形成sFin之后，直接形成了栅堆叠。本公开不限于此。例如， 替代栅工艺同样适用于本公开。
[0079] 根据本公开的另一实施例，在图18中形成的栅介质层1026和栅导体层1028为牺 牲栅介质层和牺牲栅导体层（这样，通过结合图18、19描述的操作得到的栅堆叠为牺牲栅 堆叠）。接下来，可以同样按以上结合图20描述的操作来形成栅侧墙1030。另外，同样可 以按以上结合图21描述的操作，来应用应变源/漏技术。
[0080] 接下来，可以根据替代栅工艺，对牺牲栅堆叠进行处理，以形成器件的真正栅堆 叠。例如，这可以如下进行。
[0081] 具体地，如图22 (图22(b)示出了沿图22(a)中C1C1'线的截面图，图22(c)示出 了沿图22(a)中C2C2'线的截面图）所示，例如通过淀积，形成电介质层1034。该电介质 层1034例如可以包括氧化物。随后，对该电介质层1034进行平坦化处理例如CMP。该CMP 可以停止于栅侧墙1030,从而露出牺牲栅导体层1028。
[0082] 随后，如图23 (图23 (a)的截面图对应于图22(b)的截面图，图23(b)的截面图对 应于图22 (c)的截面图）所示，例如通过TMAH溶液，选择性去除牺牲栅导体1028,从而在栅 侧墙1030内侧形成了栅槽1036。根据另一示例，还可以进一步去除牺牲栅介质层1026。
[0083] 然后，如图24 (图24 (a)对应于图23 (a)的截面图，图24 (b)对应于图23 (b)的截 面图，图24(c)对应于图18的截面图）、图25(示出了图24所示结构的俯视图）所示，通过 在栅槽中形成栅介质层1038和栅导体层1040,形成最终的栅堆叠。栅介质层1038可以包 括高K栅介质例如Hf0 2，厚度为约l-5nm。另外，栅介质层1038还可以包括一层薄的氧化 物（高K栅介质形成于该氧化物上），例如厚度为0.3-1. 2nm。栅导体层1040可以包括金 属栅导体。优选地，在栅介质层1038和栅导体层1040之间还可以形成功函数调节层（未 示出）。
[0084] 这样，就得到了根据该实施例的sFinFET。如图24、25所示，该SFinFET包括在衬底 1000 (或者，隔离层1002)上形成的与sFin (包括背栅1020和鳍1004)相交的栅堆叠（包 括栅介质层1038和栅导体层1040)。如图24(c)清楚所示，栅导体层1040可以经由栅介质 层1038,控制鳍1004在（与背栅1020相反一侧的）侧面上产生导电沟道，从而该sFinFET 是双栅器件。另外，背栅1020 (或者，背栅电容器）可以通过背栅介质层1016中的开口与 sFinFET电连接，从而构成1T1C配置。背栅1020可以通过电介质层1024与栅堆叠电隔离。
[0085] 在如上所述形成sFinFET之后，还可以制作各种电接触。例如，如图26所示，可以 在图25所示结构的表面上淀积层间电介质（ILD)层1042。该ILD层1042例如可以包括氧 化物。可以对ILD层1042进行平坦化处理例如CMP，使其表面大致平坦。然后，例如可以 通过光刻，形成接触孔，并在接触孔中填充导电材料如金属（例如，W或Cu等），来形成接触 部，例如与栅堆叠的接触部1044-1、与源/漏区的接触部1044-2以及与背栅电容器的接触 部 1044-2。
[0086] 图27(a)、（b)、（c)分别示出了沿图26中B1B1'线、B2B2'线、B3B3'线的截面 图。如图27所示，接触部1044-1穿透ILD层1042,到达栅导体1040,并因此与栅导体1040 电接触。该接触部1044-1可以与存储器件的字线相连。接触部1044-2穿透ILD层1042 以及电介质层1034,达到一侧的源/漏区（在该示例中为半导体层1032)，并因此与该侧的 源/漏区（例如，源区）电接触。该接触部1044-2可以与存储器件的位线相连。接触部 1044-3穿透ILD层1042、电介质层1034以及隔离层1002,到达衬底1000(特别是，其中的 阱区1000-1)，并因此与背栅电容器（背栅电容器的一个极板）电接触。通过这些电接触， 可以施加/读取所需的电信号。
[0087] 下面，将结合图28 (沿图27(b)中D1D1'线的截面图）描述根据本公开实施例的 存储器件的工作原理。
[0088] 当例如通过接触部1044-1向栅极1040施加导通电压而使该存储器件（具体地， 其中的sFinFET)导通时，例如通过接触部1044-2向源极施加一定的偏置（"第一偏置"） 时，可以存在从源极到漏极的载流子（器件的多数载流子，例如，对于η型器件，为电子；而 对于Ρ型器件，为空穴）流动。这些载流子可以通过背栅介质层1016中的开口 1016g，进入 并因此存储于背栅1020(或者，背栅电容器）中，如图28中的实线箭头所示。
[0089] 另一方面，在例如通过接触部1044-1向栅极1040施加导通电压而使该存储器件 (具体地，其中的sFinFET)导通同时，例如通过接触部1044-2向源极施加一定的偏置（"第 二偏置"，例如高于或等于针对漏极的供电电压Vdd)时，可以将背栅1020(或者，背栅电容 器）中存储的电荷（如果存在的话）拉出背栅电容器，如图28中的虚线箭头所示。这样， 可以对背栅电容器进行放电。
[0090] 因此，该存储器件至少可以存储两种状态：背栅电容器中存储有电荷的状态（例 如，可以视为逻辑"1"），以及背栅电容器中没有存储电荷的状态（例如，可以视为逻辑 "0")。背栅电容器中电荷的有无会影响SFinFET的阈值电压（例如，对于η型器件，背栅电 容器中存储有电子时sFinFET的阈值电压Vtl高于背栅电容器中没有存储电子时sFinFET 的阈值电压Vt2)，从而sFinFET可以对外表现出不同的电学特性。可以根据sFinFET的这 种电学特性差异，来对存储器件的存储状态进行检测。
[0091] 例如，假设状态为"1"（即，背栅电容器中存储有电荷）时漏极电压为VI，而状态 为"〇"（即，背栅电容器中没有存储电荷）时漏极电压为V2(V2尹VI)。在需要对存储器件 进行读取时，可以（例如，通过接触部1044-1向栅极1040施加截止偏置）先截止该存储器 件（具体地，其中的sFinFET)。然后，可以将位线预充电至电压V3。该电压V3可以位于电 压VI和V2之间。接着，可以（例如，通过接触部1044-1向栅极1040施加导通偏置）使该 存储器件（具体地，其中的sFinFET)导通。此时，位线上的电压将根据存储器件的状态，而 从电压V3接近电压VI或V2。例如，当存储器件为"1"状态时，位线上的电压将接近或基本 上等于电压VI ;而存储器件为"0"状态时，位线上的电压将接近或基本上等于电压V2。因 此，可以根据位线电压的不同，读取存储器件中存储的状态（或，"数据"）。
[0092] 根据一有利示例，为了降低待机状态（即，不对存储器件进行存取操作）下的功 耗，可以将位线电压（或者，源极电压）设置为与漏极电压相同，这样可以增大器件的阈值 电压，从而降低漏电流。例如，可以将位线电压（或者，源极电压）设置为与较小的漏极电 压（即，VI和V2中较小的一个）相等。这样，可以降低与该位线相连的各sFinFET的漏电 流。
[0093] 在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是 本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为 了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。 另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利 地结合使用。
[〇〇94] 以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而 并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公 开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的 范围之内。
【权利要求】
1. 一种存储器件，包括： 衬底； 在衬底上形成的背栅； 晶体管，包括：在衬底上在背栅的相对两侧形成的鳍；以及在衬底上形成的栅堆叠，所 述栅堆叠与鳍相交；以及 夹于背栅与各鳍之间以及背栅与衬底之间的背栅介质层， 其中，在栅堆叠的一侧，背栅介质层存在开口，背栅通过该开口与鳍电接触。
2. 根据权利要求1所述的存储器件，其中，衬底中包括阱区，其中背栅进入阱区中约 20_1000nm。
3. 根据权利要求1所述的存储器件，其中，背栅的顶面与各鳍的顶面基本上持平或高 于鳍的顶面。
4. 根据权利要求1所述的存储器件，其中，背栅包括导电材料，且宽度为5-30nm。
5. 根据权利要求1所述的存储器件，其中，鳍包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、 InP、GaN、SiC、InGaAs、InSb、InGaSb，且宽度为约 3-28nm。
6. 根据权利要求1所述的存储器件，其中，背栅介质层包括高K电介质，且厚度为约 l_25nm〇
7. 根据权利要求1所述的存储器件，还包括： 在衬底上形成的隔离层，所述隔离层露出鳍的一部分，其中，栅堆叠通过隔离层与衬底 电隔离；以及 在所述鳍被隔离层露出的部分下方形成的穿通阻挡部，所述穿通阻挡部的掺杂浓度高 于阱区的掺杂浓度。
8. 根据权利要求1所述的存储器件，其中晶体管还包括在每一鳍位于栅堆叠相对两侧 的部分的表面上生长的半导体层。
9. 一种制造存储器件的方法，包括： 在衬底中形成背栅槽； 在背栅槽的底壁和侧壁上形成背栅介质层； 向背栅槽中填充导电材料，形成背栅； 在背栅槽的一端去除部分背栅和背栅介质层，并重新填充导电材料； 对衬底进行构图，以形成与背栅介质层邻接的鳍；以及 在衬底上形成栅堆叠，所述栅堆叠与所述鳍相交， 其中，重新填充的导电材料位于栅堆叠一侧，使得背栅与鳍电接触。
10. 根据权利要求9所述的方法，其中， 形成背栅槽包括： 在衬底上形成构图辅助层，该构图辅助层被构图为具有与背栅槽相对应的开口； 在构图辅助层与开口相对的侧壁上形成图案转移层； 以该构图辅助层及图案转移层为掩模，对衬底进行刻蚀，以形成背栅槽，以及 形成鳍包括： 选择性去除构图辅助层；以及 以图案转移层为掩模，对衬底进行刻蚀，以形成鳍。
11. 根据权利要求10所述的方法，其中，衬底包括Si、Ge、SiGe、GaAs、GaSb、AlAs、InAs、 InP、GaN、SiC、InGaAs、InSb、InGaSb，构图辅助层包括非晶硅，以及 该方法还包括：在构图辅助层的顶面上形成保护层，以在背栅槽的刻蚀期间保护构图 辅助层。
12. 根据权利要求11所述的方法，还包括：在衬底上形成停止层，构图辅助层形成于该 停止层上。
13. 根据权利要求12所述的方法，其中，保护层包括氮化物，图案转移层包括氮化物， 停止层包括氧化物。
14. 根据权利要求10所述的方法，其中，按侧墙形成工艺，在构图辅助层的侧壁上形成 图案转移层。
15. -种对根据权利要求1所述的存储器件进行存取的方法，包括： 通过字线施加导通电压，以使晶体管导通，并通过位线向晶体管的源极施加第一偏置， 使载流子从源极流向晶体管的漏极且通过背栅介质中的开口进入并因此存储于背栅中，以 在该存储器件中存储第一状态；以及 通过字线施加导通电压，以使晶体管导通，并通过位线向源极施加第二偏置，使背栅中 存储的载流子释放，以在该存储器件中存储第二状态， 其中，晶体管在第一状态下的阈值电压不同于在第二状态下的阈值电压。
16. 根据权利要求15所述的方法，还包括： 使晶体管截止； 将位线预充电至电压V3;以及 在字线上施加偏置电压，使晶体管导通，并检测位线上的电压为VI还是V2， 其中，VI为第一状态下的漏极电压，V2为第二状态下的漏极电压，V3处于VI和V2之 间。
17. 根据权利要求16所述的方法，还包括： 在该存储器件处于待机状态下，将位线电压设置为与VI和V2中较小的一个相等。
【文档编号】G11C11/407GK104112748SQ201310138554
【公开日】2014年10月22日 申请日期:2013年4月19日 优先权日:2013年4月19日
【发明者】朱慧珑 申请人:中国科学院微电子研究所