一种静态随机存取存储器时序控制电路的制作方法
【专利摘要】本发明公开了一种静态随机存取存储器时序控制电路，包括放大器控制电路、译码控制电路和预充控制电路，其中，预充控制电路由第一反相器、第二反相器、第三反相器以及三输入或非门构成；译码控制电路由第四反相器、第五反相器、第六反相器以及第一与非门构成；放大器控制电路由第七反相器、第八反相器、第九反相器以及第二与非门构成。该电路简单有效，易实现，在各种架构的SRAM中具有通用性。
【专利说明】一种静态随机存取存储器时序控制电路
【技术领域】
[0001]本发明涉及半导体集成电路的嵌入式存储器【技术领域】，具体涉及一种静态随机存取存储器(Static Random Access Memory, SRAM)时序控制电路。
【背景技术】
[0002]嵌入式存储器是当前集成电路(Integrated Circuit, IC)的关键模块,是片上系统(System-on-Chip, SoC)的重要组成部分。根据半导体产业协会(SemiconductorIndustry Association, SIA)预测，到2014年嵌入式存储器在SoC中将占据约94%的芯片面积。因此，嵌入式存储器在功耗、速度、稳定性和集成度等方面将对SoC的性能起到决定性的作用。与现在市场上其他类型的半导体存储器相比，静态随机存取存储器(SRAM)具有低功耗和快速存储数据的优点，在便携式消费电子方面以及缓存等高端领域被广泛应用。
[0003]作为半导体存储器，稳定地存储数据是SRAM最重要的功能。在稳定性设计中，首先需要解决的是如何产生准确有效的时序控制信号。同时，为保持其相对其他存储器的优势，SRAM应具有更小的访问时间，能够更快的写入和读出数据。SRAM在发展中必须兼顾高速和稳定性两个方面。但是速度和稳定性之间是相互制约的，提高速度的同时往往会降低稳定性，而增强稳定性则需要通过降低速度来实现。
【发明内容】
[0004](一 )要解决的技术问题
[0005]正是基于以上问题，本发明提出了一种SRAM时序控制电路，以保证在高速读写过程中SRAM时序控制信号的正确性，从而实现高稳定性。
[0006]( 二 )技术方案
[0007]为达到上述目的，本发明提供了一种静态随机存取存储器时序控制电路，包括放大器控制电路101、译码控制电路102和预充控制电路103，其中:放大器控制电路101用于控制静态随机存取存储器中灵敏放大器的开启或者关断；译码控制电路102用于控制静态随机存取存储器中行译码电路的开启或者关断；预充控制电路103用于控制静态随机存取存储器中预充电路的开启或者关断。
[0008]上述方案中，所述放大器控制电路101由第七反相器116、第八反相器117、第九反相器118以及第二与非门110构成，其中，第七反相器116的输出接第八反相器117的输入，第八反相器117的输出接第二与非门110的输入，第二与非门110的输出接第九反相器118的输入。
[0009]上述方案中，所述译码控制电路102由第四反相器113、第五反相器114、第六反相器115以及第一与非门109构成,其中，第四反相器113的输出接第五反相器114的输入，第五反相器114的输出接第一与非门109的输入，第一与非门109的输出接第六反相器115的输入。
[0010]上述方案中，所述预充控制电路103由第一反相器110、第二反相器111、第三反相器112以及三输入或非门108构成,其中，第一反相器110的输出接第二反相器111的输入，第二反相器111的输出接三输入或非门108的输入，三输入或非门108的输出接第三反相器112的输入。
[0011]上述方案中，所述放大器控制电路101、所述译码控制电路102和所述预充控制电路103具有一个共同的输入脉冲信号104,该脉冲信号104受时钟信号控制。
[0012]上述方案中，所述放大器控制电路101的另外一个输入信号是译码控制电路102输出的行译码电路使能信号106，行译码电路使能信号106经过第七反相器116和第八反相器117延时后连接第二与非门110的输入端，脉冲信号104直接连接到第二与非门110的输入端，第二与非门110的输出端信号经第九反相器118驱动后输出灵敏放大器使能信号105。
[0013]上述方案中，所述译码控制电路102的另外一个输入信号是预充控制电路103输出的预充电路使能信号107，预充电路使能信号107经过第四反相器113和第五反相器114延时后连接第一与非门109的输入端,脉冲信号104直接连接第一与非门109的输入端,第一与非门109的输出端信号经第六反相器115驱动后输出行译码电路使能信号106。
[0014]上述方案中，所述预充控制电路103的另外两个输入信号分别是译码控制电路102输出的行译码电路使能信号106和放大器控制电路101输出的灵敏放大器使能信号105，灵敏放大器使能信号105通过第一反相器110和第二反相器111延时后连接或非门108的输入端，脉冲信号104和行译码电路使能信号106直接连接或非门108的输入端，或非门108的输出端信号经第三反相器112驱动后输出预充电路使能信号107。
[0015]上述方案中，所述灵敏放大器使能信号105是灵敏放大器的使能信号，高电平时灵敏放大器工作，低电平时灵敏放大器不工作；所述行译码电路使能信号106是行译码电路的使能信号，高电平时行译码电路工作，低电平时行译码电路不工作；所述预充电路使能信号107是预充电路的使能信号，高电平时预充电路不工作，低电平时预充电路工作将阵列中位线预充到电源电压。
[0016]上述方案中，所述预充电路使能信号107变成高电平后所述行译码电路使能信号106才能变成高电平，所述行译码电路使能信号106变成高电平后所述灵敏放大器使能信号105才能变成高电平；所述行译码电路使能信号106和所述灵敏放大器使能信号105都变成低电平后所述预充电路使能信号107才能变成低电平。
[0017](三)有益效果
[0018]本发明提供的SRAM时序控制电路由基本的反相器、与非门、或非门构成，在技术上容易实现。本发明提供的SRAM时序控制电路，各个输出信号之间的相互影响和制约，产生有效的控制时序。本发明提供的SRAM时序控制电路结构简单，面积小，在任何架构的SRAM中具有通用性。
【专利附图】
【附图说明】
[0019]图1为现有的SRAM的整体结构示意图；
[0020]图2为图1中SRAM时序控制电路的示意图；
[0021]图3为本发明提供的SRAM时序控制电路的示意图；
[0022]图4为本发明提供的SRAM时序控制电路的输入输出信号波形示意图。【具体实施方式】
[0023]为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
[0024]SRAM的读写操作依赖于每个功能模块之间的配合。图1是现有的SRAM的整体结构示意图，该SRAM包括译码电路、单元阵列、灵敏放大器和时序控制电路。其中时序控制电路用于接收外部时钟信号和控制信号，产生内部功能模块工作所需要的时序控制信号。其中信号002是预充电路的使能信号，用来控制预充电路何时开启或者关断。其中信号003是译码电路的使能信号，用来控制译码电路何时开启或者关断。其中信号001是灵敏放大器的使能信号，用来控制灵敏放大器何时开启或者关断。这三个时序控制信号的时序关系直接影响了 SRAM的工作状态。
[0025]图2为图1中SRAM时序控制电路的示意图，该时序控制电路由预充控制电路304，译码控制电路305，放大器控制电路306组成；其中，预充控制电路304是一个下降沿延时电路，它由反相器307、反相器308、电阻319、NM0S晶体管313、电容316组成。译码控制电路305是一个上升沿延时电路，它由反相器309、反相器310、电阻320、PMOS晶体管314、电容317组成。放大器控制电路306同样是一个上升沿延时电路，它由反相器311、反相器312、电阻321、PMOS晶体管315、电容318组成。304、305、306有一个共同的输入信号300，信号300是一个受时钟信号控制的脉冲信号。304的输出信号是预充控制信号301，用于控制预充电路何时开启或者关断。305的输出信号是译码控制信号302，用于控制译码电路何时开启或者关断。306的输出信号是放大器控制信号303，用于控制灵敏放大器何时开启或者关断。
[0026]SRAM在正常工作状态下执行读和写的操作，开始操作时应首先关断预充电路，之后开启译码电路，最后开启灵敏放大器；结束操作时应首先关断译码电路和灵敏放大器，再开启预充电路。如果各个模块不能按照上述的顺序工作，将有可能导致SRAM出现读和写的错误。在图2所示的电路中，正是通过调节电容和电阻的数值来控制各个输出信号之间的时序关系，以满足SRAM正确读写的需求。但是图2所示的电路容易受电压波动、温度变化、工艺起伏的影响，导致各个信号之间产生错误的时序关系。
[0027]图3为本发明提供的SRAM时序控制电路的示意图，该SRAM时序控制电路包括放大器控制电路101、译码控制电路102和预充控制电路103。其中，放大器控制电路101用于控制静态随机存取存储器中灵敏放大器的开启或者关断。译码控制电路102用于控制静态随机存取存储器中行译码电路的开启或者关断。预充控制电路103用于控制静态随机存取存储器中预充电路的开启或者关断。
[0028]放大器控制电路101由第七反相器116、第八反相器117、第九反相器118以及第二与非门110构成；其中，第七反相器116的输出接第八反相器117的输入,第八反相器117的输出接第二与非门110的输入，第二与非门110的输出接第九反相器118的输入。
[0029]译码控制电路102由第四反相器113、第五反相器114、第六反相器115以及第一与非门109构成；其中，第四反相器113的输出接第五反相器114的输入,第五反相器114的输出接第一与非门109的输入，第一与非门109的输出接第六反相器115的输入。
[0030]预充控制电路103由第一反相器110、第二反相器111、第三反相器112以及三输入或非门108构成；其中，第一反相器110的输出接第二反相器111的输入，第二反相器111的输出接三输入或非门108的输入，三输入或非门108的输出接第三反相器112的输入。
[0031]预充控制电路103、译码控制电路102、放大器控制电路101有一个共同的输入脉冲信号104，脉冲信号104受时钟信号控制。预充控制电路103的另外两个输入信号分别是译码控制电路102输出的行译码电路使能信号106和放大器控制电路101输出的灵敏放大器使能信号105，灵敏放大器使能信号105通过第一反相器110和第二反相器111延时后连接或非门108的输入端，脉冲信号104和行译码电路使能信号106直接连接或非门108的输入端；译码控制电路102的另外一个输入信号是预充控制电路103输出的预充电路使能信号107，预充电路使能信号107经过第四反相器113和第五反相器114延时后连接第一与非门109的输入端,脉冲信号104直接连接第一与非门109的输入端；放大器控制电路101的另外一个输入信号是译码控制电路102输出的行译码电路使能信号106，行译码电路使能信号106经过第七反相器116和第八反相器117延时后连接第二与非门110的输入端，脉冲信号104直接连接到第二与非门110的输入端。
[0032]或非门108的输出端信号经第三反相器112驱动后输出预充电路使能信号107 ；第一与非门109的输出端信号经第六反相器115驱动后输出行译码电路使能信号106 ;第二与非门110的输出端信号经第九反相器118驱动后输出灵敏放大器使能信号105。
[0033]图3所示的SRAM时序控制电路，可以实现在任何情况下都输出正确的时序控制信号。其中预充电路使能信号107是预充电路的使能信号，高电平时预充电路不工作，低电平时预充电路工作将阵列中位线预充到电源电压。行译码电路使能信号106是行译码电路的使能信号，高电平时行译码电路工作，低电平时行译码电路不工作。灵敏放大器使能信号105是灵敏放大器的使能信号，高电平时灵敏放大器工作，低电平时灵敏放大器不工作。预充电路使能信号107变成高电平后行译码电路使能信号106才能变成高电平，行译码电路使能信号106变成高电平后灵敏放大器使能信号105才能变成高电平。同样地，行译码电路使能信号106和灵敏放大器使能信号105都变成低电平后预充电路使能信号107才能变成低电平。正是通过这三个信号之间的相互影响相互制约关系保证了在任何情况下时序控制信号的正确性。
[0034]图4给出了通用SRAM时序控制电路的输入信号和输出信号波形。其中输入信号200是一个受时钟信号控制的脉冲信号，预充电路使能信号201用来控制预充电路何时开启或者关断，译码电路使能信号202用来控制译码电路何时开启或者关断，灵敏放大器使能信号203用来控制灵敏放大器何时开启或者关断。
[0035]以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
【权利要求】
1.一种静态随机存取存储器时序控制电路，其特征在于，包括放大器控制电路(101)、译码控制电路(102)和预充控制电路(103)，其中: 放大器控制电路(101)用于控制静态随机存取存储器中灵敏放大器的开启或者关断； 译码控制电路(102)用于控制静态随机存取存储器中行译码电路的开启或者关断； 预充控制电路(103)用于控制静态随机存取存储器中预充电路的开启或者关断。
2.根据权利要求1所述的静态随机存取存储器时序控制电路，其特征在于，所述放大器控制电路(101)由第七反相器(116)、第八反相器(117)、第九反相器(118)以及第二与非门(110)构成，其中，第七反相器(116)的输出接第八反相器(117)的输入，第八反相器(117)的输出接第二与非门(110)的输入，第二与非门(110)的输出接第九反相器(1118)的输入。
3.根据权利要求1所述的静态随机存取存储器时序控制电路，其特征在于，所述译码控制电路(102)由第四反相器(113)、第五反相器(114)、第六反相器(115)以及第一与非门(109)构成，其中，第四反相器(113)的输出接第五反相器(114)的输入，第五反相器(114)的输出接第一与非门(109)的输入，第一与非门(109)的输出接第六反相器(115)的输入。
4.根据权利要求1所述的静态随机存取存储器时序控制电路，其特征在于，所述预充控制电路(103)由第一反相器(110)、第二反相器(111)、第三反相器(112)以及三输入或非门(108)构成，其中，第一 反相器(110)的输出接第二反相器(111)的输入，第二反相器(111)的输出接三输入或非门(108)的输入，三输入或非门(108)的输出接第三反相器(112)的输入。
5.根据权利要求1所述的静态随机存取存储器时序控制电路，其特征在于，所述放大器控制电路(101)、所述译码控制电路(102)和所述预充控制电路(103)具有一个共同的输入脉冲信号(104)，该脉冲信号(104)受时钟信号控制。
6.根据权利要求5所述的静态随机存取存储器时序控制电路，其特征在于，所述放大器控制电路(101)的另外一个输入信号是译码控制电路(102)输出的行译码电路使能信号(106)，行译码电路使能信号(106)经过第七反相器(116)和第八反相器(117)延时后连接第二与非门(110)的输入端，脉冲信号(104)直接连接到第二与非门(110)的输入端，第二与非门(110)的输出端信号经第九反相器(118)驱动后输出灵敏放大器使能信号(105)。
7.根据权利要求5所述的静态随机存取存储器时序控制电路，其特征在于，所述译码控制电路(102)的另外一个输入信号是预充控制电路(103)输出的预充电路使能信号(107)，预充电路使能信号(107)经过第四反相器(113)和第五反相器(114)延时后连接第一与非门(109)的输入端,脉冲信号(104)直接连接第一与非门(109)的输入端,第一与非门(109)的输出端信号经第六反相器(115)驱动后输出行译码电路使能信号(106)。
8.根据权利要求5所述的静态随机存取存储器时序控制电路，其特征在于，所述预充控制电路(103)的另外两个输入信号分别是译码控制电路(102)输出的行译码电路使能信号(106)和放大器控制电路(101)输出的灵敏放大器使能信号(105)，灵敏放大器使能信号(105)通过第一反相器(110)和第二反相器(111)延时后连接或非门(108)的输入端，脉冲信号(104)和行译码电路使能信号(106)直接连接或非门(108)的输入端，或非门(108)的输出端信号经第三反相器(112)驱动后输出预充电路使能信号(107)。
9.根据权利要求8所述的静态随机存取存储器时序控制电路，其特征在于， 所述灵敏放大器使能信号(105)是灵敏放大器的使能信号，高电平时灵敏放大器工作，低电平时灵敏放大器不工作； 所述行译码电路使能信号(106)是行译码电路的使能信号，高电平时行译码电路工作，低电平时行译码电路不工作； 所述预充电路使能信号(107)是预充电路的使能信号，高电平时预充电路不工作，低电平时预充电路工作将阵列中位线预充到电源电压。
10.根据权利要求8或9所述的静态随机存取存储器时序控制电路，其特征在于， 所述预充电路使能信号(107)变成高电平后所述行译码电路使能信号(106)才能变成高电平，所述行译码电路使能信号(106)变成高电平后所述灵敏放大器使能信号(105)才能变成高电平； 所述行译码电路使能信号(106)和所述灵敏放大器使能信号(105)都变成低电平后所述预充电路使能信号(107) 才能变成低电平。
【文档编号】G11C11/413GK103886895SQ201410115159
【公开日】2014年6月25日 申请日期:2014年3月26日 优先权日:2014年3月26日
【发明者】曹华敏, 霍宗亮, 刘明 申请人:中国科学院微电子研究所